JP2020021978A

JP2020021978A - レベル変換回路

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Publication number: JP2020021978A
Application number: JP2018142097A
Authority: JP
Inventors: 敬治森尻; Takaharu Morijiri
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2018-07-30
Filing date: 2018-07-30
Publication date: 2020-02-06
Anticipated expiration: 2038-07-30
Also published as: JP7136622B2

Abstract

【課題】動作電圧を小さくできるようにして上記した問題を解決したレベル変換回路を提供する。【解決手段】出力端子ＯＵＴがＶＬ２のときに入力端子ＩＮがＧＮＤからＶＤＤ３に遷移するときオンし入力端子ＩＮがＶＤＤ３に遷移した後にオフするトランジスタＭＮ５と、出力端子ＯＵＴがＶＤＤ１のときに入力端子ＩＮがＶＤＤ３からＧＮＤに遷移するときオンし、入力端子ＩＮがＧＮＤに遷移した後にオフするトランジスタＭＮ６と、ドレインがノードＮ３に接続されゲートがノードＮ２に接続されたトランジスタＭＰ５と、ドレインがノードＮ４に接続されゲートがノードＮ１に接続されたトランジスタＭＰ６と、ノードＮ４が入力側となりノードＮ３が出力側となるインバータＩＮＶ１とノードＮ３が入力側となりノードＮ４が出力側となるようインバータＩＮＶ１と逆並列接続されるインバータＩＮＶ２を有しノードＮ４の電圧が出力端子ＯＵＴに出力するラッチ回路１とを備える。【選択図】図１

Description

本発明は入力端子の電圧をハイレベル及びロウレベルともに異なる電圧にレベル変換して出力端子に出力するレベル変換回路に関する。

＜第１従来例＞
図３に第１従来例のレベル変換回路を示す（例えば、特許文献１参照）。このレベル変換回路は、入力端子ＩＮに入力するロウレベル（ＧＮＤ）、ハイレベル（ＶＤＤ３）の電圧を、出力端子ＯＵＴにロウレベル（ＶＬ２）、ハイレベル（ＶＤＤ１）の電圧にレベル変換して出力する回路である。

である。電圧は、

の関係にある。ＭＰ１１〜ＭＰ１５はＰＭＯＳトランジスタ、ＭＮ１１〜ＭＮ１８はＮＭＯＳトランジスタ、ＤＭＮ１、ＤＭＮ２は高耐圧ＮＭＯＳトランジスタである。また、ＺＤ１、ＺＤ２はツェナーダイオード、ＩＮＶ１１、ＩＮＶ１２はインバータ、Ｒ１１〜Ｒ１４は抵抗である。１１、１２は電流制限回路、１３はラッチ回路である。

まず、入力端子ＩＮの入力信号がロウレベル（ＧＮＤ）からハイレベル（ＶＤＤ３）に遷移した場合は次の動作となる。トランジスタＭＮ１１はオンし、トランジスタＤＭＮ１のソース電圧と抵抗Ｒ１１で決まる最大電流が抵抗Ｒ１１に流れるが、直後にトランジスタＭＮ１２がオンすることで、トランジスタＭＮ１１のドレイン電流は定常電流に制限される。

トランジスタＤＭＮ１１の電流はツェナーダイオードＺＤ１と抵抗Ｒ１２に流れ、ツェナーダイオードＺＤ１のアノード（ノードＮ１１）の電圧は、ＶＤＤ１からツェナー電圧Ｖｚ１まで低下する。ノードＮ１１の電圧がＶＤＤ１から「ＶＤＤ１−Ｖｚ１」に遷移すると、ノードＮ１１が繋がったトランジスタＭＮ１７がオフ、トランジスタＭＰ１４がオンするので、ノードＮ１３の電圧がＶＤＤ１になり、トランジスタＭＮ１６がオンする。一方、トランジスタＭＮ１８はオンし、トランジスタＭＰ１５がオフするので、ノードＮ１４の電圧はロウレベル（ＶＬ２）になって、トランジスタＭＮ１５がオフする。このように、ノードＮ１４は、ハイレベル（ＶＤＤ１）からロウレベル（ＶＬ２）に遷移するので、インバータＩＮＶ１１を介在して、出力端子ＯＵＴの電圧は、ロウレベル（ＶＬ２）からハイレベル（ＶＤＤ１）に遷移する。

入力端子ＩＮの入力信号がハイレベル（ＶＤＤ３）からロウレベル（ＧＮＤ）に遷移した場合は次の動作となる。このときはトランジスタＭＮ１１がＯＦＦし、トランジスタＭＮ１３がオンするので、電流制限回路１１が動作を停止し、電流制限回路１２が動作して、ラッチ回路１３が反転することで、出力端子ＯＵＴの電圧はハイレベル（ＶＤＤ１）からロウレベル（ＶＬ２）に遷移する。

図３のレベル変換回路では、ノードＮ１１の電圧がＶＤＤ１から「ＶＤＤ１−Ｖｚ」に低下するときにトランジスタＤＭＮ１に最大ドレイン電流が流れることで、トランジスタＭＰ１４のゲート電圧を短い時間にハイレベル（ＶＤＤ１）からロウレベル（ＶＬ２）に遷移させ、出力端子ＯＵＴの電圧のロウレベル（ＶＬ２）からハイレベル（ＶＤＤ１）への遷移時間が短くなる。また、ノードＮ１２の電圧がＶＤＤ１から「ＶＤＤ１−Ｖｚ」に低下するときにトランジスタＤＭＮ２に最大ドレイン電流が流れることで、トランジスタＭＰ１５のゲート電圧を短い時間にハイレベル（ＶＤＤ１）からロウレベル（ＶＬ２）に遷移させ、出力端子ＯＵＴの電圧のハイレベル（ＶＤＤ１）からロウレベル（ＶＬ２）への遷移時間が短くなる。

ところが、図３のレベル変換回路では、電流制限回路１１、１２によってツェナーダイオードＺＤ１、ＺＤ２に大電流が継続して流れることを防止して、それらのツェナーダイオードＺＤ１、ＺＤ２が破壊されることを防止しているが、トランジスタＭＮ１１、ＭＮ１３には一定値以上のドレイン電流を流すことができず、レベル遷移時の遷移時間の短縮化には限界があった。

＜第２従来例＞
図４に第２従来例のレベル変換回路を示す。このレベル変換回路は第１従来例を改善してレベル変遷の遷移時間をさらに短縮したものである。ＭＰ２１〜ＭＰ３０はＰＭＯＳトランジスタ、ＭＮ２１〜ＭＮ２８はＮＭＯＳトランジスタ、Ｒ２１〜Ｒ２４は抵抗、２１はラッチ回路である。

まず、入力端子ＩＮの入力信号がロウレベル（ＧＮＤ）からハイレベル（ＶＤＤ３）に遷移した場合は、トランジスタＭＮ２４はオンし、トランジスタＭＮ２６はオフする。ノードＮ２１がロウレベル（ＶＬ２＋ＶＧＳＭＰ２８）になるので、トランジスタＭＰ２２、ＭＰ２４、ＭＰ２５、ＭＰ２７がオンし、出力端子ＯＵＴはハイレベル（ＶＤＤ１）となる。ＶＧＳＭＰ２８はトランジスタＭＰ２８のゲート・ソース間電圧である。このとき、トランジスタＭＰ２４がオンし、トランジスタＭＮ２２がオフすることで、ノードＮ２２はハイレベル（ＶＤＤ１）となるので、トランジスタＭＮ２１がオンし、トランジスタＭＰ２１、ＭＰ２３がオフする。また、トランジスタＭＰ２６もオフする。

入力端子ＩＮの入力信号がハイレベル（ＶＤＤ３）からロウレベル（ＧＮＤ）に遷移した場合は、トランジスタＭＮ２４はオフし、トランジスタＭＮ２６はオンするので、ノードＮ２１がハイレベル（ＶＤＤ１）となり、ノードＮ２２がロウレベル（ＶＬ２＋ＶＧＳＭＰ２９）になるので、上記と逆の動作となって、出力端子ＯＵＴはロウレベル（ＶＬ２）となる。ＶＧＳＭＰ２９はトランジスタＭＰ２９のゲート・ソース間電圧である。

この図４のレベル変換回路は、ツェナーダイオードを使用しないので、それを保護するための電流制限が不要となり、トランジスタＭＮ２４、ＭＮ２６に流れる電流を大きくできることから、出力端子ＯＵＴの電圧の遷移時間を短くすることができる。また、ノードＮ２１のロウレベルを電圧「ＶＬ２＋ＶＧＳＭＰ２８」にクランプし、ノードＮ２２のロウレベルを電圧「ＶＬ２＋ＶＧＳＭＰ２９」にクランプするので、ノードＮ２１、Ｎ２２に接続されているトランジスタが破壊されることを防止することができる。

特許第５８８１４３２号公報

ところが、図４で説明したレベル変換回路は、電圧ＶＤＤ２を、

にする必要があり、低電圧化が困難であった。なお、ＶＧＳＭＰ２２はトランジスタＭＰ２２のゲート・ソース間電圧、ＶＤＳＭＰ２１はトランジスタＭＰ２１のドレイン・ソース間電圧である。

また、ノードＮ２１の電圧は「ＶＬ２＋ＶＧＳＭＰ２８」、ノードＮ２２の電圧は「ＶＬ２＋ＶＧＳＭＰ２９」となるので、電圧ＶＬ２、つまりＶＤＤ２が変動すると、ノードＮ２１、Ｎ２２の電圧も変動して誤動作が発生するおそれがある。

一方、スイッチング電源回路の出力段は、例えば図５に示すように、スイッチングトランスとして、ハイサイドにＮＭＯＳトランジスタＭＮ３１をロウサイドにＮＭＯＳトランジスタＭＮ３２を使用し、ハイサイドのトランジスタＭＮ３１をハイサイド駆動回路３１で、ロウサイドのトランジスタＭＮ３２をロウサイド駆動回路３２で駆動する構成が採用されている。Ｌ３１はリアクタ、Ｃ３１は平滑用キャパシタである。ＶＨはハイサイド駆動信号、ＶＬはロウサイド駆動信号、ＶＩＮは入力電圧、ＶＯＵＴは出力電圧である。このように、ＮＭＯＳトランジスタはオン抵抗の低さと低価格の観点から、出力段のロウサイドばかりでなくハイサイドにも使用されている。

この場合、ハイサイドのトランジスタＭＮ３１をオンさせる際、完全にオンさせるにはそのトランジスタＭＮ３１のゲート電圧をドレイン電圧（入力電圧ＶＩＮ）よりも高くする必要があることから、逆流阻止用のダイオードＤ３１と入力電圧ＶＩＮの蓄積用のキャパシタＣ３２によるブートストラップ回路を設けている。

ハイサイド駆動回路３１の電源電圧をＶＤＤＨとすると、このブートストラップ回路により、

のように、ハイサイド駆動回路３１の電源電圧ＶＤＤＨを内部電圧ＶＤＤ１よりも高くすることでき、トランジスタＭＮ３１を完全にオン状態に制御することができる。ＶＦＤ３１はダイオードＤ３１の順方向電圧である。

ところが、このハイサイド駆動回路３１を図４で説明したレベル変換回路で構成した場合は、トランジスタＭＮ３１、ＭＮ３２の共通接続点の電圧でもあるＶＬ２が、スイッチング動作に同期して大きく変動するので、図４における動作電圧ＶＤＤ２が不足し、ノードＮ２１、Ｎ２２の電圧が低下し、レベル変換動作が誤動作する恐れがある。

本発明の目的は、動作電圧を小さくでき、またラッチ動作に誤動作が生じることがないようにしたレベル変換回路を提供することである。

上記目的を達成するために、請求項１にかかる発明は、第１高電圧と第１低電圧の振幅を有する電圧が出力する出力端子と、第２高電圧と第２低電圧の振幅を有する電圧が入力する入力端子と、ソースが前記第２低電圧のラインに接続され、ドレインが第１ノードに接続され、前記出力端子が前記第１低電圧のときに前記入力端子が前記第２低電圧から前記第２高電圧に遷移するときオンし、前記入力端子が前記第２高電圧に遷移した後にオフするＮＭＯＳの第５トランジスタと、ソースが前記第２低電圧のラインに接続され、ドレインが第２ノードに接続され、前記出力端子が前記第１高電圧のときに前記入力端子が前記第２高電圧から前記第２低電圧に遷移するときオンし、前記入力端子が前記第２低電圧に遷移した後にオフするＮＭＯＳの第６トランジスタと、ソースが前記第１高電圧のラインに接続され、ドレインが第３ノードに接続され、ゲートが前記第２ノードに接続されたＰＭＯＳの第５トランジスタと、ソースが前記第１高電圧のラインに接続され、ドレインが第４ノードに接続され、ゲートが前記第１ノードに接続されたＰＭＯＳの第６トランジスタと、前記第１高電圧のラインと前記第１低電圧のラインを電源とし前記第４ノードが入力側となり前記第３ノードが出力側となる第１インバータと、前記第１高電圧のラインと前記第１低電圧のラインを電源とし前記第３ノードが入力側となり前記第４ノードが出力側となるよう前記第１インバータと逆並列接続される第２インバータを備え、且つ前記第４ノードの電圧が前記出力端子に出力するラッチ回路と、を備え、前記第１インバータはＰＭＯＳの第８トランジスタとＮＭＯＳの第４トランジスタからなり、前記第２インバータはＰＭＯＳの第７トランジスタとＮＭＯＳの第３トランジスタからなることを特徴とする。
請求項２にかかる発明は、請求項１に記載のレベル変換回路において、前記第２ノードと前記第１低電圧のラインの間に接続される、前記出力端子が前記第１低電圧のときオンするＮＭＯＳの第１トランジスタ及び第１抵抗の直列回路と、前記第１ノードと前記第１低電圧のラインの間に接続される、前記出力端子が前記第１高電圧のときオンするＮＭＯＳの第２トランジスタ及び第２抵抗の直列回路と、を備えることを特徴とする。
請求項３にかかる発明は、請求項２に記載のレベル変換回路において、前記第１高電圧のラインにソースが接続され、ゲートとドレインが前記第１ノードに接続されたＰＭＯＳの第１トランジスタと、前記第１高電圧のラインにソースが接続され、ゲートが前記第１ノードに接続され、ドレインが前記第２ノードに接続されたＰＭＯＳの第２トランジスタと、前記第１高電圧のラインにソースが接続され、ゲートとドレインが前記第２ノードに接続されたＰＭＯＳの第４トランジスタと、前記第１高電圧のラインにソースが接続され、ゲートが前記第２ノードに接続され、ドレインが前記第１ノードに接続されたＰＭＯＳの第３トランジスタと、を備えることを特徴とする。
請求項４にかかる発明は、請求項１、２又は３に記載のレベル変換回路において、前記ＮＭＯＳの第５トランジスタは、前記出力端子が前記第１低電圧で且つ前記入力端子が前記第２低電圧のときオフし、前記出力端子が前記第１低電圧で且つ前記入力端子が前記第２高電圧のときオンし、前記出力端子が前記第１高電圧で且つ前記入力端子が前記第２低電圧のときオフし、前記出力端子が前記第１高電圧で且つ前記入力端子が前記第２高電圧のときオフし、前記ＮＭＯＳの第６トランジスタは、前記出力端子が前記第１低電圧で且つ前記入力端子が前記第２低電圧のときオフし、前記出力端子が前記第１低電圧で且つ前記入力端子が前記第２高電圧のときオフし、前記出力端子が前記第１高電圧で且つ前記入力端子が前記第２低電圧のときオンし、前記出力端子が前記第１高電圧で且つ前記入力端子が前記第２高電圧のときオフする、ことを特徴とする。

請求項１にかかる発明によれば、第１高電圧のラインと第１低電圧のラインを電源として、第１インバータと第２インバータを逆並列接続したラッチ回路を使用するので、第１高電圧と第１低電圧の電圧差を、それらインバータのＰＭＯＳトランジスタのゲート・ソース間電圧とＮＭＯＳトランジスタのゲート・ソース間電圧の加算合計値にまで低下させることができ、低電圧化を実現できる。また、第１低電圧が多少変動しても第３及び第４ノードの電圧が変動することはないので、出力段のハイサイドとロウサイドのトランジスタにＮＭＯＳトランジスタを使用し、ブートストラップ回路を設けたスイッチング電源回路のハイサイド駆動回路に適用しても、誤動作が発生することを防止できる。

また、請求項２にかかる発明によれば、ＮＭＯＳの第１トランジスタにより第２ノードがフローティングになることが防止され、ＮＭＯＳの第２トランジスタにより第１ノードがフローティングになることが防止され、ノイズの影響を回避できる。

また、請求項３にかかる発明によれば、第１ノードを第１高電圧よりもＰＭＯＳの第１トランジスタのゲート・ソース間電圧だけ低い電圧にクランプでき、第２ノードを第１高電圧よりもＰＭＯＳの第４トランジスタのゲート・ソース間電圧だけ低い電圧にクランプでき、ＰＭＯＳの第１乃至第６トランジスタが高圧で破壊されることを防止することができる。

さらに、請求項４にかかる発明によれば、ＮＭＯＳの第５及び第６トランジスタを遷移動作が必要なときのみオンさせることができる。

本発明の実施例のレベル変換回路の回路図である。図１のレベル変換回路の動作波形図である。第１従来例のレベル変換回路の回路図である。第２従来例のレベル変換回路の回路図である。スイッチング電源回路の出力部の回路図である。

図１に本発明のレベル変換回路の実施例を示す。このレベル変換回路は、入力端子ＩＮに入力するロウレベル（ＧＮＤ）、ハイレベル（ＶＤＤ３）の電圧を出力端子ＯＵＴにロウレベル（ＶＬ２）、ハイレベル（ＶＤＤ１）の電圧にレベル変換して出力する回路である。ＶＬ２、ＶＤＤ１、ＶＤＤ２は前述した式（１）で示された関係にあり、各電圧ＶＤＤ１、ＶＤＤ３、ＧＮＤは前述した式（２）で示された関係にある。例えば、ＶＤＤ１＝３０Ｖ、ＶＤＤ２＝５Ｖ、ＶＤＤ３＝３Ｖ、ＧＮＤ＝０Ｖである。本実施例では、請求項に記載の第１高電圧をＶＤＤ１とし、第１低電圧をＶＬ２とし、第２高電圧をＶＤＤ３とし、第２低電圧をＧＮＤとしている。

図１において、ＭＰ１〜ＭＰ９はＰＭＯＳトランジスタ、ＭＮ１〜ＭＮ８はＮＭＯＳトランジスタ、ＡＮＤ１、ＡＮＤ２はアンドゲート、ＩＮＶ１〜ＩＮＶ７はインバータ、Ｒ１〜Ｒ７は抵抗、１はラッチ回路である。以下では、図１の電圧ＶＤＤ１、ＶＬ２が印加する上段の回路をハイサイド回路２と呼び、電圧ＶＤＤ３が印加する下段の回路をロウサイド回路３と呼ぶことにする。

ハイサイド回路２において、トランジスタＭＰ１、ＭＰ２、ＭＰ６はカレントミラー回路を構成し、ノードＮ１の電圧とトランジスタＭＮ２のオン／オフによって制御される。トランジスタＭＰ３、ＭＰ４、ＭＰ５もカレントミラー回路を構成し、ノードＮ２の電圧とトランジスタＭＮ１のオン／オフによって制御される。トランジスタＭＮ１にはドレインに抵抗Ｒ１が接続され、オンしたときにトランジスタＭＰ３のゲート電流を制限する。トランジスタＭＮ２にはドレインに抵抗Ｒ２が接続され、オンしたときにトランジスタＭＰ２のゲート電流を制限する。

ラッチ回路１は、トランジスタＭＰ８、ＭＮ４からなるインバータＩＮＶ１と、トランジスタＭＰ７、ＭＮ３からなるインバータＩＮＶ２を逆並列接続して構成されている。抵抗Ｒ３、Ｒ４はバイアス用である。そして、トランジスタＭＰ７、ＭＮ３の共通ゲート（入力側）であるノードＮ３がトランジスタＭＰ５で制御され、トランジスタＭＰ８、ＭＮ４の共通ゲート（入力側）であるノードＮ４がトランジスタＭＰ６で制御される。

インバータＩＮＶ３はノードＮ４の電圧を反転し、トランジスタＭＮ１を制御する。インバータＩＮＶ４はインバータＩＮＶ３の出力電圧を反転して出力端子ＯＵＴに出力するとともに、トランジスタＭＮ２とトランジスタＭＰ９を制御する。トランジスタＭＰ９はロウサイド回路３のトランジスタＭＮ８を制御する。

ロウサイド回路３において、アンドゲートＡＮＤ１は、入力端子ＩＮの電圧とインバータＩＮＶ６の出力電圧に応じてトランジスタＭＮ５のオン／オフを決め、ノードＮ１の電圧を制御する。アンドゲートＡＮＤ２は、入力端子ＩＮの電圧をインバータＩＮＶ５で反転した電圧とインバータＩＮＶ７の出力電圧に応じてトランジスタＭＮ６のオン／オフを決め、ノードＮ２の電圧を制御する。インバータＩＮＶ６は、出力端子ＯＵＴがハイレベル（ＶＤＤ１）のとき出力電圧をロウレベル（ＧＮＤ）にし、出力端子ＯＵＴがロウレベル（ＶＬ２）のとき出力電圧をハイレベル（ＶＤＤ３）にする。インバータＩＮＶ７はインバータＩＮＶ６の出力電圧を反転する。

以下、図２の波形図を参照して動作を説明する。まず、入力端子ＩＮの電圧がロウレベル（ＧＮＤ）で安定状態にあるときは、出力端子ＯＵＴもロウレベル（ＶＬ２）で安定状態にある。このため、トランジスタＭＰ９がオンしているので、トランジスタＭＮ７を経由してトランジスタＭＮ８がオンし、インバータＩＮＶ６の出力はハイレベル（ＶＤＤ３）、インバータＩＮＶ７の出力はロウレベル（ＧＮＤ）となっている。よって、アンドゲートＡＮＤ１の出力がロウレベル（ＧＮＤ）となって、トランジスタＭＮ５がオフしている。また、アンドゲートＡＮＤ２の出力もロウレベル（ＧＮＤ）となって、トランジスタＭＮ６がオフしている。

また、トランジスタＭＮ１がオンし、トランジスタＭＮ２がオフしている。このため、トランジスタＭＰ３、ＭＰ４、ＭＰ５がオンし、ＭＰ１、ＭＰ２、ＭＰ６がオフしている。以上から、ノードＮ１はトランジスタＭＰ３がオンすることによりハイレベル（ＶＤＤ１）となっている。また、ノードＮ２はトランジスタＭＰ４がオンすることより、「ＶＤＤ１−ＶＧＳＭＰ４」の電圧にクランプされている。ＶＧＳＭＰ４はトランジスタＭＰ４のゲート・ソース間電圧である。

このようにトランジスタＭＰ５がオンし、トランジスタＭＰ６がオフしているので、ノードＮ３がハイレベル（ＶＤＤ１）となって、トランジスタＭＰ７がオフ、トランジスタＭＮ３がオン、トランジスタＭＰ８がオン、トランジスタＭＮ４がオフしている。以上のようなノードＮ３がハイレベル（ＶＤＤ１）、ノードＮ４がロウレベル（ＶＬ２）の状態はラッチ回路１によって保持される。

次に、入力端子ＩＮの電圧がロウレベル（ＧＮＤ）からハイレベル（ＶＤＤ３）に遷移すると、インバータＩＮＶ６の出力はまだハイレベル（ＶＤＤ１）であるので、アンドゲートＡＮＤ１の出力がハイレベル（ＶＤＤ３）に変化しトランジスタＭＮ５がオンする。このため、ノードＮ１がハイレベル（ＶＤＤ１）から低下してトランジスタＭＰ１がオンし、ノードＮ１の電圧が「ＶＤＤ１−ＶＧＳＭＰ１」に低下する。ＶＧＳＭＰ１はトランジスタＭＰ１のゲート・ソース間電圧である。このとき、トランジスタＭＰ３がオンしているが、オンしているトランジスタＭＮ１を流れるトランジスタＭＰ４のドレイン電流は抵抗Ｒ１により制限をうける。このため、トランジスタＭＰ３、ＭＰ４のゲート・ソース間電圧も制限をうけ、そのトランジスタＭＰ３のオン抵抗はトランジスタＭＰ１のオン抵抗より大きくなっているので、トランジスタＭＰ１のオン抵抗が支配的となり、ノードＮ１の電圧は上記のように「ＶＤＤ１−ＶＧＳＭＰ１」になる。

また、アンドゲートＡＮＤ２の出力はロウレベル（ＧＮＤ）から変化しないので、トランジスタＭＮ６はオフのままである。よって、ノードＮ２はトランジスタＭＰ２がオンすることにより、「ＶＤＤ１−ＶＧＳＭＰ４」からハイレベル（ＶＤＤ１）の電圧に上昇し、トランジスタＭＰ５がオフする。

ノードＮ１の電圧が「ＶＤＤ１−ＶＧＳＭＰ１」に低下することで、トランジスタＭＰ６がオンしてノードＮ４の電圧をハイレベル（ＶＤＤ１）に持ち上げる。よって、ラッチ回路１が反転して、ノードＮ３がロウレベル（ＶＬ２）に低下する。このとき、インバータＩＮＶ３の出力がロウレベル（ＶＬ２）に低下し、インバータＩＮＶ４の出力がハイレベル（ＶＤＤ１）に立ち上がるので、トランジスタＭＮ１がオフし、トランジスタＭＮ２がオンする。また、出力端子ＯＵＴがハイレベル（ＶＤＤ１）に変化する。

また、トランジスタＭＮ８がオフするので、インバータＩＮＶ６の出力はロウレベル（ＧＮＤ）に変化し、アンドゲートＡＮＤ１の出力がロウレベル（ＧＮＤ）に変化し、トランジスタＭＮ５がオフに復帰する。

以上によって、ノードＮ３がロウレベル（ＶＬ２）、ノードＮ４がハイレベル（ＶＤＤ１）の状態がラッチ回路１によって保持され、出力端子ＯＵＴのハイレベル（ＶＤＤ１）が保持される。

次に、入力端子ＩＮの電圧がハイレベル（ＶＤＤ３）からハイレベル（ＶＬ２）に遷移すると、インバータＩＮＶ５の出力がハイレベル（ＶＤＤ３）になり、インバータＩＮＶ７の出力はまだハイレベル（ＶＤＤ１）であるので、アンドゲートＡＮＤ２の出力がハイレベル（ＶＤＤ３）に変化しトランジスタＭＮ６がオンする。このため、ノードＮ２がハイレベル（ＶＤＤ１）から低下してトランジスタＭＰ４がオンし、ノードＮ２の電圧が「ＶＤＤ１−ＶＧＳＭＰ４」に低下する。ＶＧＳＭＰ４はトランジスタＭＰ４のゲート・ソース間電圧である。このとき、トランジスタＭＰ２がオンしているが、オンしているトランジスタＭＮ２を流れるトランジスタＭＰ１のドレイン電流は抵抗Ｒ２により制限をうける。このため、トランジスタＭＰ１、ＭＰ２のゲート・ソース間電圧も制限をうけ、そのトランジスタＭＰ２のオン抵抗はトランジスタＭＰ４のオン抵抗より大きくなっているので、トランジスタＭＰ４のオン抵抗が支配的となり、ノードＮ２の電圧は上記のように「ＶＤＤ１−ＶＧＳＭＰ４」となる。

また、アンドゲートＡＮＤ１の出力はロウレベル（ＧＮＤ）から変化しないので、トランジスタＭＮ５はオフのままである。よって、ノードＮ１はトランジスタＭＰ３がオンすることにより、「ＶＤＤ１−ＶＧＳＭＰ１」からハイレベル（ＶＤＤ１）の電圧に上昇し、トランジスタＭＰ６がオフする。

ノードＮ２の電圧が「ＶＤＤ１−ＶＧＳＭＰ４」に低下することで、トランジスタＭＰ５がオンしてノードＮ３の電圧をハイレベル（ＶＤＤ１）に持ち上げる。よって、ラッチ回路１が復帰して、ノードＮ４がロウレベル（ＶＬ２）に低下する。このとき、インバータＩＮＶ３の出力がハイレベル（ＶＤＤ１）に上昇し、インバータＩＮＶ４の出力がロウレベル（ＶＬ２）に立ち下がるので、トランジスタＭＮ１がオンし、トランジスタＭＮ２がオフする。また、出力端子ＯＵＴがロウレベル（ＶＬ２）に変化する。

また、トランジスタＭＮ８がオンするので、インバータＩＮＶ６の出力はハイレベル（ＶＤＤ３）に変化し、インバータＩＮＶ７の出力がロウレベル（ＧＮＤ）に低下するので、アンドゲートＡＮＤ２の出力がロウレベル（ＧＮＤ）に変化し、トランジスタＭＮ６がオフに復帰する。

以上によって、ノードＮ３がハイレベル（ＶＤＤ１）、ノードＮ４がロウレベル（ＶＬ２）の状態がラッチ回路１によって保持され、出力端子ＯＵＴのロウレベル（ＶＬ２）が保持される。

以上のように、本実施例のレベル変換回路では、ハイサイド回路２において、必要となる電圧ＶＤＤ２は、ラッチ回路１のトランジスタＭＰ８のゲート・ソース間電圧をＶＧＳＭＰ８とし、トランジスタＭＭ４のゲート・ソース間電圧をＶＧＳＭＮ４とすると、

となり、式（３）に比べて、トランジスタのドレイン・ソース間電圧であるＶＤＳＭＰ２１の電圧分だけ小さくなり、低電圧の動作が可能となる。

また、電圧ＶＤＤ２が変動して電圧ＶＬ２が多少変動してもノードＮ３、Ｎ４の電圧が変動することはないので、ブートストラップ回路を設けた図５で説明したスイッチング電源回路のハイサイド駆動回路３１に本実施例のレベル変換回路を適用しても、誤動作が発生することを防止できる。

また、トランジスタＭＮ１と抵抗Ｒ１の直列回路を用いたことによって、トランジスタＭＰ６をオンさせる際のノードＮ１の電圧を「ＶＤＤ１−ＶＳＧＭＰ１」にクランプできる。また、トランジスタＭＮ２と抵抗Ｒ２の直列回路を用いたことによって、トランジスタＭＰ５をオンさせる際のノードＮ２の電圧を「ＶＤＤ１−ＶＳＧＭＰ４」にクランプできる。これらのため、トランジスタＭＰ１〜ＭＰ６に過大電圧が印加することを防止できる。

また、トランジスタＭＮ１はトランジスタＭＮ５がオフした後にノードＮ１がフローティングになることも防止でき、トランジスタＭＮ２はトランジスタＭＮ６がオフした後にノードＮ２がフローティングになることも防止できるので、ラッチ回路１のラッチ状態が外乱の影響を受けることを防止できる。

１：ラッチ回路、２：ハイサイド回路、３：ロウサイド回路

Claims

第１高電圧と第１低電圧の振幅を有する電圧が出力する出力端子と、
第２高電圧と第２低電圧の振幅を有する電圧が入力する入力端子と、
ソースが前記第２低電圧のラインに接続され、ドレインが第１ノードに接続され、前記出力端子が前記第１低電圧のときに前記入力端子が前記第２低電圧から前記第２高電圧に遷移するときオンし、前記入力端子が前記第２高電圧に遷移した後にオフするＮＭＯＳの第５トランジスタと、
ソースが前記第２低電圧のラインに接続され、ドレインが第２ノードに接続され、前記出力端子が前記第１高電圧のときに前記入力端子が前記第２高電圧から前記第２低電圧に遷移するときオンし、前記入力端子が前記第２低電圧に遷移した後にオフするＮＭＯＳの第６トランジスタと、
ソースが前記第１高電圧のラインに接続され、ドレインが第３ノードに接続され、ゲートが前記第２ノードに接続されたＰＭＯＳの第５トランジスタと、
ソースが前記第１高電圧のラインに接続され、ドレインが第４ノードに接続され、ゲートが前記第１ノードに接続されたＰＭＯＳの第６トランジスタと、
前記第１高電圧のラインと前記第１低電圧のラインを電源とし前記第４ノードが入力側となり前記第３ノードが出力側となる第１インバータと、前記第１高電圧のラインと前記第１低電圧のラインを電源とし前記第３ノードが入力側となり前記第４ノードが出力側となるよう前記第１インバータと逆並列接続される第２インバータを備え、且つ前記第４ノードの電圧が前記出力端子に出力するラッチ回路と、
を備え、
前記第１インバータはＰＭＯＳの第８トランジスタとＮＭＯＳの第４トランジスタからなり、前記第２インバータはＰＭＯＳの第７トランジスタとＮＭＯＳの第３トランジスタからなることを特徴とするレベル変換回路。
請求項１に記載のレベル変換回路において、
前記第２ノードと前記第１低電圧のラインの間に接続される、前記出力端子が前記第１低電圧のときオンするＮＭＯＳの第１トランジスタ及び第１抵抗の直列回路と、
前記第１ノードと前記第１低電圧のラインの間に接続される、前記出力端子が前記第１高電圧のときオンするＮＭＯＳの第２トランジスタ及び第２抵抗の直列回路と、
を備えることを特徴とするレベル変換回路。
請求項２に記載のレベル変換回路において、
前記第１高電圧のラインにソースが接続され、ゲートとドレインが前記第１ノードに接続されたＰＭＯＳの第１トランジスタと、
前記第１高電圧のラインにソースが接続され、ゲートが前記第１ノードに接続され、ドレインが前記第２ノードに接続されたＰＭＯＳの第２トランジスタと、
前記第１高電圧のラインにソースが接続され、ゲートとドレインが前記第２ノードに接続されたＰＭＯＳの第４トランジスタと、
前記第１高電圧のラインにソースが接続され、ゲートが前記第２ノードに接続され、ドレインが前記第１ノードに接続されたＰＭＯＳの第３トランジスタと、
を備えることを特徴とするレベル変換回路。
請求項１、２又は３に記載のレベル変換回路において、
前記ＮＭＯＳの第５トランジスタは、前記出力端子が前記第１低電圧で且つ前記入力端子が前記第２低電圧のときオフし、前記出力端子が前記第１低電圧で且つ前記入力端子が前記第２高電圧のときオンし、前記出力端子が前記第１高電圧で且つ前記入力端子が前記第２低電圧のときオフし、前記出力端子が前記第１高電圧で且つ前記入力端子が前記第２高電圧のときオフし、
前記ＮＭＯＳの第６トランジスタは、前記出力端子が前記第１低電圧で且つ前記入力端子が前記第２低電圧のときオフし、前記出力端子が前記第１低電圧で且つ前記入力端子が前記第２高電圧のときオフし、前記出力端子が前記第１高電圧で且つ前記入力端子が前記第２低電圧のときオンし、前記出力端子が前記第１高電圧で且つ前記入力端子が前記第２高電圧のときオフする、
ことを特徴とするレベル変換回路。