JPH11346150A - 出力回路、レベルコンバータ回路、論理回路、及び、オペアンプ回路 - Google Patents

Abstract

(57)【要約】 【課題】ＣＭＯＳインバータ回路からなる出力回路にお
いて、ＭＯＳトランジスタの耐圧を超える振幅の出力信
号を出力し得る出力回路を提供する。 【解決手段】電位制御回路２は、高電位側電源Ｖ１レベ
ルからＰＭＯＳトランジスタＴP のしきい値だけ低い電
圧と、低電位側電源Ｖ２レベルからＮＭＯＳトランジス
タＴN のしきい値だけ高い電圧との間の電圧を基準電圧
Ｖ３としてゲートに供給する。そして、入力信号ｉｎが
第１のレベルになると、両トランジスタＴP ，ＴN のソ
ース電位を同期して上昇させて、トランジスタＴP のソ
ース電位を電源Ｖ１レベルとし、トランジスタＴN のゲ
ート・ソース間電圧をしきい値より低くし、入力信号ｉ
ｎが第２のレベルになると、両トランジスタＴP ，ＴN
のソース電位を同期して下降させて、トランジスタＴN
のソース電位を電源Ｖ２レベルとし、トランジスタＴP
のゲート・ソース間電圧をしきい値より低くする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はトランジスタにて構
成される出力回路、及び、その出力回路を備えたレベル
コンバータ回路、論理回路、オペアンプ回路に係り、詳
しくは、そのトランジスタの耐圧を超える振幅の出力信
号を出力可能な出力回路、及び、その出力回路を備えた
レベルコンバータ回路、論理回路、オペアンプ回路に関
する。

【０００２】近年の半導体集積回路装置では、ますます
微細化が進んでいる。そのため、上記した出力回路で
は、該回路を構成するトランジスタの耐圧が外部電源レ
ベルよりも低くなっている。一方で、近年の半導体集積
回路装置では、多機能な回路を１チップ化することが主
流となりつつある。そのため、上記した出力回路では、
出力信号の振幅を外部電源レベルまで大きくする必要が
ある。そこで、このような出力回路では、トランジスタ
の破損を防止しながら、外部電源レベルで変化する出力
信号を出力可能とすることが要求されている。

【０００３】

【従来の技術】従来、ＣＭＯＳインバータ回路からなる
出力回路では、外部から高電位側電源Ｖdd（５ボルト）
及び低電位側電源Ｖss（０ボルト）が供給されて駆動さ
れているものがある。このインバータ回路の入力端子に
は、電源Ｖdd，Ｖssレベルの範囲でフル振幅で動作する
入力信号が入力される。そして、インバータ回路の出力
端子からは、その入力信号の反転信号が出力信号として
出力される。

【０００４】一方、上記したように近年の半導体集積回
路装置の微細化で、該装置を構成するＭＯＳトランジス
タの耐圧が電源Ｖdd，Ｖssレベルより低下してきてい
る。しかしながら、前記出力回路を構成するＭＯＳトラ
ンジスタは、電源Ｖdd，Ｖssレベルの範囲でフル振幅動
作する出力信号を出力するにはその耐圧が電源Ｖdd，Ｖ
ssの差電圧以上必要である。そのため、出力回路を構成
するＭＯＳトランジスタには、特別に高耐圧のＭＯＳト
ランジスタが用意される。具体的には、出力回路を構成
するＭＯＳトランジスタは、その製造プロセスにおい
て、特別にゲート酸化膜生成工程を２回繰り返すことに
よりゲート絶縁膜が厚膜化され、高耐圧化されている。

【０００５】

【発明が解決しようとする課題】ところが、ゲート酸化
膜生成工程を２回繰り返してゲート絶縁膜を厚膜化する
形態では、ＭＯＳトランジスタの特性のばらつきが大き
くなるばかりか、特別なプロセスが必要であるため、半
導体集積回路装置の製造コストが上昇するという問題が
生じる。

【０００６】又、ＭＯＳトランジスタのゲート絶縁膜を
厚膜化すると、トランジスタのしきい値が高くなり、オ
ン抵抗が大きくなる。そのため、トランジスタの駆動能
力が低下してしまう。従って、トランジスタの駆動能力
を高くするためには、トランジスタのサイズを大きくす
る必要があり、このことは半導体集積回路装置の高集積
化の妨げとなる。

【０００７】そこで、ＭＯＳトランジスタの耐圧を上げ
ることなく、電源Ｖdd，Ｖssレベルで変化する出力信号
を出力可能な出力回路が必要となってきた。本発明は、
上記問題点を解決するためになされたものであって、そ
の目的は、ＣＭＯＳインバータ回路からなる出力回路に
おいて、ＭＯＳトランジスタの耐圧を超える振幅の出力
信号を出力し得る出力回路、及び、その出力回路を備え
たレベルコンバータ回路、論理回路、オペアンプ回路を
提供することにある。

【０００８】

【課題を解決するための手段】図１は、請求項１の原理
説明図である。即ち、出力回路は、ＣＭＯＳインバータ
回路１から構成され、２値化された入力信号ｉｎに基づ
いて外部電源Ｖ１，Ｖ２レベルで変化する出力信号ｏｕ
ｔを出力する。電位制御回路２は、高電位側電源Ｖ１レ
ベルからＰＭＯＳトランジスタＴP のしきい値だけ低い
電圧と、低電位側電源Ｖ２レベルからＮＭＯＳトランジ
スタＴN のしきい値だけ高い電圧との間の電圧を基準電
圧Ｖ３として各トランジスタＴP ，ＴN のゲートに供給
し、前記入力信号ｉｎが第１のレベルになると、両トラ
ンジスタＴP ，ＴN のソース電位を同期して上昇させ
て、ＰＭＯＳトランジスタＴP のソース電位を高電位側
電源Ｖ１レベルとするとともに、ＮＭＯＳトランジスタ
ＴN のゲート・ソース間電圧をそのしきい値より低く
し、前記入力信号ｉｎが第２のレベルになると、両トラ
ンジスタＴP ，ＴN のソース電位を同期して下降させ
て、ＮＭＯＳトランジスタＴN のソース電位を低電位側
電源Ｖ２レベルとするとともに、ＰＭＯＳトランジスタ
ＴP のゲート・ソース間電圧をそのしきい値より低くす
る。

【０００９】請求項２に記載の発明は、請求項１に記載
の出力回路において、前記電位制御回路は、高電位側電
源レベルからＰＭＯＳトランジスタのしきい値だけ低い
電圧と、低電位側電源レベルからＮＭＯＳトランジスタ
のしきい値だけ高い電圧との間の定電圧を基準電圧とし
て各トランジスタのゲートに供給する基準電圧発生回路
と、前記入力信号が第１のレベルになると、両トランジ
スタのソース電位を同期して上昇させて、ＰＭＯＳトラ
ンジスタのソース電位を高電位側電源レベルとするとと
もに、ＮＭＯＳトランジスタのゲート・ソース間電圧を
そのしきい値より低くし、前記入力信号が第２のレベル
になると、両トランジスタのソース電位を同期して下降
させて、ＮＭＯＳトランジスタのソース電位を低電位側
電源レベルとするとともに、ＰＭＯＳトランジスタのゲ
ート・ソース間電圧をそのしきい値より低くするソース
電位制御回路とから構成した。

【００１０】請求項３に記載の発明は、請求項２に記載
の出力回路において、前記ソース電位制御回路は、前記
ＰＭＯＳトランジスタのソースと高電位側電源との間に
介在され、そのゲートに高電位側電源レベルと前記基準
電圧レベルとの間で変化する第１の入力信号が入力され
るＮＭＯＳトランジスタよりなる第１のソースフォロワ
回路と、前記ＮＭＯＳトランジスタのソースと低電位側
電源との間に介在され、そのゲートに前記第１の入力信
号と同期して同方向に変化し、かつ前記基準電圧レベル
と低電位側電源レベルとの間で変化する第２の入力信号
が入力されるＰＭＯＳトランジスタよりなる第２のソー
スフォロワ回路とから構成した。

【００１１】請求項４に記載の発明は、請求項２に記載
の出力回路において、前記ソース電位制御回路は、動作
電源として高電位側電源と前記基準電圧レベルの電源と
が供給され、その入力端子に高電位側電源レベルと前記
基準電圧レベルとの間で変化する第１の入力信号が入力
されるとともに、その入力信号に基づいた出力信号を前
記ＰＭＯＳトランジスタのソースに供給する第１のイン
バータ回路と、動作電源として前記基準電圧レベルの電
源と低電位側電源とが供給され、その入力端子に前記第
１の入力信号と同期して同方向に変化し、かつ前記基準
電圧レベルと低電位側電源レベルとの間で変化する第２
の入力信号が入力されるとともに、その入力信号に基づ
いた出力信号を前記ＮＭＯＳトランジスタのソースに供
給する第２のインバータ回路とから構成した。

【００１２】請求項５に記載の発明は、請求項２に記載
の出力回路において、前記ソース電位制御回路は、前記
出力信号の立ち上げ時においては、前記ＮＭＯＳトラン
ジスタのソース電位を変化させるタイミングを、前記Ｐ
ＭＯＳトランジスタのソース電位を変化させるタイミン
グより早くし、前記出力信号の立ち下げ時においては、
前記ＮＭＯＳトランジスタのソース電位を変化させるタ
イミングを、前記ＰＭＯＳトランジスタのソース電位を
変化させるタイミングより遅くした。

【００１３】請求項６に記載の発明は、請求項３又は４
に記載の出力回路と、入力信号を前記第１の入力信号と
その第１の入力信号と同期して同方向に変化する第２の
入力信号に変換し、その変換した第１及び第２の入力信
号を前記出力回路に出力する入力信号変換回路とを備え
た。

【００１４】請求項７に記載の発明は、請求項６に記載
のレベルコンバータ回路において、前記入力信号変換回
路は、高電位側電源と前記基準電圧レベルの電源との間
に第１のカレントミラー回路と抵抗を直列に接続すると
ともに、前記入力信号に基づいて第１のカレントミラー
回路を活性状態又は非活性状態に切り替える第１のスイ
ッチ回路から構成し、第１のカレントミラー回路と抵抗
との接続点から前記第１の入力信号を前記出力回路に出
力する第１の入力信号変換回路部と、前記基準電圧レベ
ルの電源と低電位側電源との間に第２のカレントミラー
回路と抵抗を直列に接続するとともに、前記入力信号に
基づいて第２のカレントミラー回路を活性状態又は非活
性状態に切り替える第２のスイッチ回路から構成し、第
２のカレントミラー回路と抵抗との接続点から前記第１
の入力信号と同期して同方向に変化する前記第２の入力
信号を前記出力回路に出力する第２の入力信号変換回路
部とからなる。

【００１５】請求項８に記載の発明は、請求項６に記載
のレベルコンバータ回路において、前記入力信号変換回
路は、高電位側電源と前記基準電圧レベルの電源との間
に第１及び第３のカレントミラー回路を直列に接続する
とともに、前記入力信号に基づいて第１のカレントミラ
ー回路を活性状態又は非活性状態に切り替える第１のス
イッチ回路と、前記入力信号に基づいて第３のカレント
ミラー回路を前記第１のカレントミラー回路に対して相
補動作させる第３のスイッチ回路とから構成し、両カレ
ントミラー回路の接続点から前記第１の入力信号を前記
出力回路に出力する第１の入力信号変換回路部と、前記
基準電圧レベルの電源と低電位側電源との間に第２及び
第４のカレントミラー回路を直列に接続するとともに、
前記入力信号に基づいて第２のカレントミラー回路を活
性状態又は非活性状態に切り替える第２のスイッチ回路
と、前記入力信号に基づいて第４のカレントミラー回路
を前記第２のカレントミラー回路に対して相補動作させ
る第４のスイッチ回路とから構成し、両カレントミラー
回路の接続点から前記第１の入力信号と同期して同方向
に変化する前記第２の入力信号を前記出力回路に出力す
る第２の入力信号変換回路部とからなる。

【００１６】請求項９に記載の発明は、請求項６に記載
のレベルコンバータ回路において、前記入力信号は、前
記基準電圧レベルと低電位側電源レベルとの間で変化す
る信号であって、前記入力信号変換回路は、高電位側電
源と前記基準電圧レベルの電源との間に第１及び第３の
カレントミラー回路を直列に接続するとともに、前記入
力信号に基づいて第１のカレントミラー回路を活性状態
又は非活性状態に切り替える第１のスイッチ回路と、前
記入力信号に基づいて第３のカレントミラー回路を前記
第１のカレントミラー回路に対して相補動作させる第３
のスイッチ回路とから構成し、両カレントミラー回路の
接続点から前記第１の入力信号を前記出力回路に出力す
る第１の入力信号変換回路部と、前記入力信号を前記第
１の入力信号と同期して同方向に変化する前記第２の入
力信号として前記出力回路に出力する第２の入力信号変
換回路部とからなる。

【００１７】請求項１０に記載の発明は、請求項６に記
載のレベルコンバータ回路において、前記入力信号変換
回路は、前記第１の入力信号レベルを高電位側電源レベ
ルに切り替える第１のカレントミラー回路と、前記第１
の入力信号レベルを前記基準電圧レベルに切り替える第
３のカレントミラー回路と、前記第１の入力信号のレベ
ルを前記入力信号が変化するまで維持する第１のラッチ
回路と、第１のカレントミラー回路を活性状態又は非活
性状態に切り替える第１のスイッチ回路と、第１のカレ
ントミラー回路に対して第３のカレントミラー回路を相
補動作させる第３のスイッチ回路とから構成した第１の
入力信号変換回路部と、前記第２の入力信号レベルを前
記基準電圧レベルに切り替える第２のカレントミラー回
路と、前記第２の入力信号レベルを低電位側電源に切り
替える第４のカレントミラー回路と、前記第２の入力信
号のレベルを前記入力信号が変化するまで維持する第２
のラッチ回路と、第２のカレントミラー回路を活性状態
又は非活性状態に切り替える第２のスイッチ回路と、第
４のカレントミラー回路に対して第４のカレントミラー
回路を相補動作させる第４のスイッチ回路とから構成し
た第２の入力信号変換回路部と、前記入力信号をワンシ
ョットパルス信号に変換し、第１及び第２のスイッチ回
路を介して第１及び第２のカレントミラー回路を同期し
て所定時間だけ活性化させるとともに、第３及び第４の
スイッチ回路を介して第３及び第４のカレントミラー回
路を同期して所定時間だけ活性化させるワンショット回
路とからなる。

【００１８】請求項１１に記載の発明は、請求項１〜５
のいずれかに記載の出力回路を、その出力段に備えた。
請求項１２に記載の発明は、請求項１〜５のいずれかに
記載の出力回路を、その出力段に備えた。

【００１９】（作用）従って、請求項１に記載の発明に
よれば、電位制御回路２によって、入力信号ｉｎが第１
のレベルになると、両トランジスタＴP ，ＴN のソース
電位が同期して上昇されて、ＰＭＯＳトランジスタＴP
のソース電位が高電位側電源Ｖ１レベルとされ、ＮＭＯ
ＳトランジスタＴN のゲート・ソース間電圧がそのしき
い値より低くされる。一方、入力信号ｉｎが第２のレベ
ルになると、両トランジスタＴP ，ＴN のソース電位が
同期して下降されて、ＮＭＯＳトランジスタＴN のソー
ス電位が低電位側電源Ｖ２レベルとされ、ＰＭＯＳトラ
ンジスタＴP のゲート・ソース間電圧がそのしきい値よ
り低くされる。つまり、各トランジスタＴP1，ＴN1のゲ
ートと、ソース・ドレインとの間に印加する電圧を外部
電源Ｖ１，Ｖ２の差電圧以下としながら、外部電源Ｖ
１，Ｖ２レベルの範囲でフル振幅動作する出力信号ｏｕ
ｔが出力される。従って、各トランジスタＴP1，ＴN1の
耐圧を上げることなく、各トランジスタＴP1，ＴN1の耐
圧を超える振幅の出力信号ｏｕｔを出力することができ
る。

【００２０】請求項２に記載の発明によれば、基準電圧
発生回路及びソース電位制御回路によって、入力信号が
第１のレベルになると、両トランジスタのソース電位が
同期して上昇されて、ＰＭＯＳトランジスタのソース電
位が高電位側電源レベルとされ、ＮＭＯＳトランジスタ
のゲート・ソース間電圧がそのしきい値より低くされ
る。一方、入力信号が第２のレベルになると、両トラン
ジスタのソース電位が同期して下降されて、ＮＭＯＳト
ランジスタのソース電位が低電位側電源レベルとされ、
ＰＭＯＳトランジスタのゲート・ソース間電圧がそのし
きい値より低くされる。つまり、各トランジスタのゲー
トと、ソース・ドレインとの間に印加する電圧を外部電
源の差電圧以下としながら、外部電源レベルの範囲でフ
ル振幅動作する出力信号が出力される。従って、各トラ
ンジスタの耐圧を上げることなく、各トランジスタの耐
圧を超える振幅の出力信号を出力することができる。

【００２１】請求項３に記載の発明によれば、第１の入
力信号が高電位側電源レベル、第２の入力信号が基準電
圧レベルになると、第１及び第２のソースフォロワ回路
によって、両トランジスタのソース電位が同期して上昇
されて、ＰＭＯＳトランジスタのソース電位が高電位側
電源レベルとされ、ＮＭＯＳトランジスタのゲート・ソ
ース間電圧がそのしきい値より低くされる（ゲート・ソ
ース間電圧ゼロ）。一方、第１の入力信号が基準電圧レ
ベル、第２の入力信号が低電位側電源レベルになると、
第１及び第２のソースフォロワ回路によって、両トラン
ジスタのソース電位が同期して下降されて、ＮＭＯＳト
ランジスタのソース電位が低電位側電源レベルとされ、
ＰＭＯＳトランジスタのゲート・ソース間電圧がそのし
きい値より低くされる（ゲート・ソース間電圧ゼロ）。
つまり、各トランジスタのゲートと、ソース・ドレイン
との間に印加する電圧を外部電源の差電圧以下としなが
ら、外部電源レベルの範囲でフル振幅動作する出力信号
が出力される。従って、各トランジスタの耐圧を上げる
ことなく、各トランジスタの耐圧を超える振幅の出力信
号を出力することができる。

【００２２】請求項４に記載の発明によれば、第１の入
力信号が高電位側電源レベル、第２の入力信号が基準電
圧レベルになると、第１及び第２のインバータ回路によ
って、両トランジスタのソース電位が同期して下降され
て、ＮＭＯＳトランジスタのソース電位が低電位側電源
レベルとされ、ＰＭＯＳトランジスタのゲート・ソース
間電圧がそのしきい値より低くされる（ゲート・ソース
間電圧ゼロ）。一方、第１の入力信号が基準電圧レベ
ル、第２の入力信号が低電位側電源レベルになると、第
１及び第２のインバータ回路によって、両トランジスタ
のソース電位が同期して上昇されて、ＰＭＯＳトランジ
スタのソース電位が高電位側電源レベルとされ、ＮＭＯ
Ｓトランジスタのゲート・ソース間電圧がそのしきい値
より低くされる（ゲート・ソース間電圧ゼロ）。つま
り、各トランジスタのゲートと、ソース・ドレインとの
間に印加する電圧を外部電源の差電圧以下としながら、
外部電源レベルの範囲でフル振幅動作する出力信号が出
力される。従って、各トランジスタの耐圧を上げること
なく、各トランジスタの耐圧を超える振幅の出力信号を
出力することができる。

【００２３】請求項５に記載の発明によれば、ソース電
位制御回路によって、出力信号の立ち上げ時において
は、ＮＭＯＳトランジスタのソース電位を変化させるタ
イミングが、ＰＭＯＳトランジスタのソース電位を変化
させるタイミングより早くされ、出力信号の立ち下げ時
においては、ＮＭＯＳトランジスタのソース電位を変化
させるタイミングが、ＰＭＯＳトランジスタのソース電
位を変化させるタイミングより遅くされる。すると、両
トランジスタのソース間にその耐圧を超える大きな電位
差が生じることはない。従って、両トランジスタの破損
を未然に防止できる。

【００２４】請求項６に記載の発明によれば、入力信号
変換回路は、入力信号を第１の入力信号とその第１の入
力信号と同期して同方向に変化する第２の入力信号に変
換し、その変換した入力信号をそれぞれ出力回路に出力
する。すると、出力回路では、第１及び第２の入力信号
に基づいて、各トランジスタのゲートと、ソース・ドレ
インとの間に印加する電圧を外部電源の差電圧以下とし
ながら、外部電源レベルの範囲でフル振幅動作する出力
信号が出力される。従って、各トランジスタの耐圧を上
げることなく、各トランジスタの耐圧を超える振幅の出
力信号を出力することができる。

【００２５】請求項７に記載の発明によれば、第１の入
力信号変換回路部は、入力信号に基づいて第１のカレン
トミラー回路を活性状態又は非活性状態に切り替えて、
高電位側電源レベルと基準電圧レベルとの間で変化する
第１の入力信号を生成し、その入力信号を出力回路に出
力する。第２の入力信号変換回路部は、入力信号に基づ
いて第２のカレントミラー回路を活性状態又は非活性状
態に切り替えて、基準電圧レベルと低電位側電源レベル
との間で変化し、かつ第１の入力信号と同期して同方向
に変化する第２の入力信号を生成し、その入力信号を出
力回路に出力する。すると、出力回路では、第１及び第
２の入力信号に基づいて、各トランジスタのゲートと、
ソース・ドレインとの間に印加する電圧を外部電源の差
電圧以下としながら、外部電源レベルの範囲でフル振幅
動作する出力信号が出力される。従って、各トランジス
タの耐圧を上げることなく、各トランジスタの耐圧を超
える振幅の出力信号を出力することができる。

【００２６】請求項８に記載の発明によれば、第１の入
力信号変換回路部は、入力信号に基づいて第１及び第３
のカレントミラー回路を活性状態又は非活性状態に切り
替えて、高電位側電源レベルと基準電圧レベルとの間で
変化する第１の入力信号を生成し、その入力信号を出力
回路に出力する。第２の入力信号変換回路部は、入力信
号に基づいて第２及び第４のカレントミラー回路を活性
状態又は非活性状態に切り替えて、基準電圧レベルと低
電位側電源レベルとの間で変化し、かつ第１の入力信号
と同期して同方向に変化する第２の入力信号を生成し、
その入力信号を出力回路に出力する。すると、出力回路
では、第１及び第２の入力信号に基づいて、各トランジ
スタのゲートと、ソース・ドレインとの間に印加する電
圧を外部電源の差電圧以下としながら、外部電源レベル
の範囲でフル振幅動作する出力信号が出力される。従っ
て、各トランジスタの耐圧を上げることなく、各トラン
ジスタの耐圧を超える振幅の出力信号を出力することが
できる。

【００２７】請求項９に記載の発明によれば、第１の入
力信号変換回路部は、入力信号に基づいて第１及び第３
のカレントミラー回路を活性状態又は非活性状態に切り
替えて、高電位側電源レベルと基準電圧レベルとの間で
変化する第１の入力信号を生成し、その入力信号を出力
回路に出力する。第２の入力信号変換回路部は、基準電
圧レベルと低電位側電源レベルとの間で変化する入力信
号を、第１の入力信号と同期して同方向に変化する第２
の入力信号として出力回路に出力する。すると、出力回
路では、第１及び第２の入力信号に基づいて、各トラン
ジスタのゲートと、ソース・ドレインとの間に印加する
電圧を外部電源の差電圧以下としながら、外部電源レベ
ルの範囲でフル振幅動作する出力信号が出力される。従
って、各トランジスタの耐圧を上げることなく、各トラ
ンジスタの耐圧を超える振幅の出力信号を出力すること
ができる。

【００２８】請求項１０に記載の発明によれば、ワンシ
ョット回路は、入力信号をワンショットパルス信号に変
換し、第１及び第２のスイッチ回路を介して第１及び第
２のカレントミラー回路を同期して所定時間だけ活性化
させるとともに、第３及び第４のスイッチ回路を介して
第３及び第４のカレントミラー回路を同期して所定時間
だけ活性化させる。すると、第１の入力信号変換回路部
は、第１及び第３のカレントミラー回路が所定時間だけ
活性化されるが第１のラッチ回路のラッチ動作によっ
て、入力信号に基づく信号であって、高電位側電源レベ
ルと基準電圧レベルとの間で変化する第１の入力信号を
生成し、その入力信号を出力回路に出力する。第２の入
力信号変換回路部は、第２及び第４のカレントミラー回
路が所定時間だけ活性化されるが第２のラッチ回路のラ
ッチ動作によって、入力信号に基づく信号であって、基
準電圧レベルと低電位側電源レベルとの間で変化し、か
つ第１の入力信号と同期して同方向に変化する第２の入
力信号を生成し、その入力信号を出力回路に出力する。
すると、出力回路では、第１及び第２の入力信号に基づ
いて、各トランジスタのゲートと、ソース・ドレインと
の間に印加する電圧を外部電源の差電圧以下としなが
ら、外部電源レベルの範囲でフル振幅動作する出力信号
が出力される。従って、各トランジスタの耐圧を上げる
ことなく、各トランジスタの耐圧を超える振幅の出力信
号を出力することができる。

【００２９】請求項１１に記載の発明によれば、論理回
路の出力段には請求項１〜５のいずれかに記載の出力回
路が備えられているので、ＣＭＯＳインバータ回路の両
トランジスタの耐圧を上げることなく、各トランジスタ
の耐圧を超える振幅の論理回路の出力信号を出力するこ
とができる。

【００３０】請求項１２に記載の発明によれば、オペア
ンプ回路の出力段には請求項１〜５のいずれかに記載の
出力回路が備えられているので、ＣＭＯＳインバータ回
路の両トランジスタの耐圧を上げることなく、各トラン
ジスタの耐圧を超える振幅のオペアンプ回路の出力信号
を出力することができる。

【００３１】

【発明の実施の形態】（第１の実施の形態）以下、本発
明を具体化した第１の実施の形態を図２及び図３に従っ
て説明する。

【００３２】図２は、本実施の形態における出力回路１
０を示す。出力回路１０は、ＰＭＯＳトランジスタＴP1
及びＮＭＯＳトランジスタＴN1とからなるＣＭＯＳイン
バータ回路１１、電位制御回路を構成するソース電位制
御回路としての第１及び第２のソースフォロワ回路１
２，１３とから構成される。

【００３３】ＰＭＯＳトランジスタＴP1のソース、即ち
ノードＮ１には、前記第１のソースフォロワ回路１２を
構成するＮＭＯＳトランジスタＴN2を介して、外部から
高電位側電源Ｖdd（５ボルト）が供給される。又、ＮＭ
ＯＳトランジスタＴN1のソース、即ちノードＮ２には、
前記第２のソースフォロワ回路１３を構成するＰＭＯＳ
トランジスタＴP2を介して、外部から低電位側電源Ｖss
（０ボルト）が供給される。尚、本実施の形態では、各
トランジスタＴP1，ＴN1の耐圧は、それぞれ２．５ボル
トとなっている。そして、インバータ回路１１の入力端
子には、電源Ｖdd，Ｖssの中間レベルで一定の基準電圧
としての中間電圧Ｖb （２．５ボルト）が供給される。
この中間電圧Ｖb は、出力回路１０と同一チップ上に搭
載される電位制御回路を構成する基準電圧発生回路とし
ての電圧発生回路１４にて生成される。

【００３４】前記ＮＭＯＳトランジスタＴN2のゲートに
は、図３に示すように中間電圧Ｖbレベルと高電位側電
源Ｖddレベルとの間で変化する第１の入力信号ｉｎ１が
入力される。そして、この第１の入力信号ｉｎ１が中間
電圧Ｖb レベルになると、ＮＭＯＳトランジスタＴN2の
ソース、即ち前記ノードＮ１の電位がほぼ中間電圧Ｖb
（Ｖb −Ｖth）レベルになる。一方、第１の入力信号ｉ
ｎ１が高電位側電源Ｖddレベルになると、前記ノードＮ
１の電位がほぼ高電位側電源Ｖdd（Ｖdd−Ｖth）レベル
になる。

【００３５】前記ＰＭＯＳトランジスタＴP2のゲートに
は、図３に示すように低電位側電源Ｖssレベルと中間電
圧Ｖb レベルとの間で変化する第２の入力信号ｉｎ２が
入力される。そして、この第２の入力信号ｉｎ２が低電
位側電源Ｖssレベルになると、ＰＭＯＳトランジスタＴ
P2のソース、即ち前記ノードＮ２の電位がほぼ低電位側
電源Ｖss（Ｖss＋Ｖth）レベルになる。一方、第２の入
力信号ｉｎ２が中間電圧Ｖb レベルになると、前記ノー
ドＮ２の電位がほぼ中間電圧Ｖb （Ｖb ＋Ｖth）レベル
になる。

【００３６】そして、出力回路１０は、第１及び第２の
入力信号ｉｎ１，ｉｎ２に基づいて、インバータ回路１
１の出力端子から電源Ｖdd，Ｖssレベルで変化する出力
信号ｏｕｔが出力されるように構成されている。

【００３７】このように構成された出力回路１０は、図
３に示すように動作する。即ち、第１の入力信号ｉｎ１
が中間電圧Ｖb レベルになり、第２の入力信号ｉｎ２が
低電位側電源Ｖssレベルになると、上記したようにノー
ドＮ１の電位が中間電圧Ｖbレベルになり、ノードＮ２
の電位が低電位側電源Ｖssレベルになる。

【００３８】ノードＮ１の電位が中間電圧Ｖb レベルに
なると、前記ＰＭＯＳトランジスタＴP1のゲート・ソー
ス間電圧が０ボルトとなるため、該トランジスタＴP1が
オフされる。又、ノードＮ２の電位が低電位側電源Ｖss
レベルになると、前記ＮＭＯＳトランジスタＴN1のゲー
ト・ソース間電圧が２．５ボルトとなるため、該トラン
ジスタＴN1がオンされる。従って、出力回路１０の出力
信号ｏｕｔは、低電位側電源Ｖssレベルになる。

【００３９】又、第１の入力信号ｉｎ１が高電位側電源
Ｖddレベルになり、第２の入力信号ｉｎ２が中間電圧Ｖ
b レベルになると、上記したようにノードＮ１の電位が
高電位側電源Ｖddレベルになり、ノードＮ２の電位が中
間電圧Ｖb レベルになる。

【００４０】ノードＮ１の電位が高電位側電源Ｖddレベ
ルになると、前記ＰＭＯＳトランジスタＴP1のゲート・
ソース間電圧が２．５ボルトとなるため、該トランジス
タＴP1がオンされる。又、ノードＮ２の電位が中間電圧
Ｖb レベルになると、前記ＮＭＯＳトランジスタＴN1の
ゲート・ソース間電圧が０ボルトとなるため、該トラン
ジスタＴN1がオフされる。従って、出力回路１０の出力
信号ｏｕｔは、高電位側電源Ｖddレベルになる。

【００４１】つまり、本実施の形態の出力回路１０で
は、第１の入力信号ｉｎ１が中間電圧Ｖb レベルにな
り、第２の入力信号ｉｎ２が低電位側電源Ｖssレベルに
なると、その出力信号ｏｕｔが低電位側電源Ｖssレベル
になり、第１の入力信号ｉｎ１が高電位側電源Ｖddレベ
ルになり、第２の入力信号ｉｎ２が中間電圧Ｖb レベル
になると、その出力信号ｏｕｔが高電位側電源Ｖddレベ
ルになる。

【００４２】しかも、この出力回路１０では、各トラン
ジスタＴP1，ＴN1のゲートと、ソース・ドレインとの間
において、その耐圧（２．５ボルト）を超える電圧を印
加することなく、電源Ｖdd，Ｖssレベル（０〜５ボル
ト）の範囲でフル振幅動作する出力信号ｏｕｔを出力す
ることができる。尚、本実施の形態では、図３に示すよ
うに出力信号ｏｕｔの立ち上がり時において、第２の入
力信号ｉｎ２の立ち上がりを第１の入力信号ｉｎ１の立
ち上がりより早くし、ノードＮ２の電位を上昇させるタ
イミングをノードＮ１の電位を上昇させるタイミングよ
り早くしている。又、出力信号ｏｕｔの立ち下がり時で
は、第２の入力信号ｉｎ２の立ち下がりを第１の入力信
号ｉｎ１の立ち下がりより遅くし、ノードＮ２の電位を
下降させるタイミングをノードＮ１の電位を下降させる
タイミングより遅くしている。このようにすることで、
ノードＮ１，Ｎ２間に各トランジスタＴP1，ＴN1の耐圧
を超える大きな電位差が生じないようにすることができ
る。従って、ＰＭＯＳトランジスタＴP1及びＮＭＯＳト
ランジスタＴN1の破損が未然に防止される。

【００４３】上記したように、本実施の形態では、以下
に示す作用効果を得ることができる。 （１）本実施の形態の出力回路１０では、各トランジス
タＴP1，ＴN1のゲートと、ソース・ドレインとの間にお
いて、その耐圧（２．５ボルト）を超える電圧を印加す
ることなく、電源Ｖdd，Ｖssレベル（０〜５ボルト）の
範囲でフル振幅動作する出力信号ｏｕｔが出力される。
つまり、この出力回路１０では、各トランジスタＴP1，
ＴN1の耐圧を上げることなく、各トランジスタＴP1，Ｔ
N1の耐圧を超える振幅の出力信号ｏｕｔを出力すること
ができる。

【００４４】（２）本実施の形態では、図３に示すよう
に出力信号ｏｕｔの立ち上がり時において、第２の入力
信号ｉｎ２の立ち上がりを第１の入力信号ｉｎ１の立ち
上がりより早くし、ノードＮ２の電位を上昇させるタイ
ミングをノードＮ１の電位を上昇させるタイミングより
早くするようにした。又、出力信号ｏｕｔの立ち下がり
時では、第２の入力信号ｉｎ２の立ち下がりを第１の入
力信号ｉｎ１の立ち下がりより遅くし、ノードＮ２の電
位を下降させるタイミングをノードＮ１の電位を下降さ
せるタイミングより遅くするようにした。そのため、ノ
ードＮ１，Ｎ２間に各トランジスタＴP1，ＴN1の耐圧を
超える大きな電位差が生じないようにすることができ
る。従って、ＰＭＯＳトランジスタＴP1及びＮＭＯＳト
ランジスタＴN1の破損を未然に防止することができる。

【００４５】（第２の実施の形態）以下、本発明を具体
化した第２の実施の形態を図４に従って説明する。尚、
本実施の形態では、図２に示す第１の実施の形態と同様
の構成については同一の符号を付して、その詳細な説明
を省略する。

【００４６】図４は、本実施の形態における出力回路１
０ａを示す。本実施の形態の出力回路１０ａは、前記第
１及び第２のソースフォロワ回路１２，１３が同じく電
位制御回路を構成するソース電位制御回路としての第１
及び第２のインバータ回路１５，１６に置換されてい
る。即ち、ノードＮ１には第１のインバータ回路１５の
出力信号が出力され、ノードＮ２には第２のインバータ
回路１６の出力信号が出力される。

【００４７】第１のインバータ回路１５には、動作電源
として高電位側電源Ｖdd及び中間電圧Ｖb レベルの電源
が供給される。第１のインバータ回路１５の入力端子に
は、高電位側電源Ｖddレベルと中間電圧Ｖb レベルとの
間で変化する第１の入力信号ｉｎ１が入力される。そし
て、この第１の入力信号ｉｎ１が高電位側電源Ｖddレベ
ルになると、第１のインバータ回路１５の出力端子、即
ち前記ノードＮ１の電位が中間電圧Ｖb レベルになる。
一方、第１の入力信号ｉｎ１が中間電圧Ｖb レベルにな
ると、前記ノードＮ１の電位が高電位側電源Ｖddレベル
になる。

【００４８】第２のインバータ回路１６には、動作電源
として中間電圧Ｖb レベルの電源及び低電位側電源Ｖss
が供給される。第２のインバータ回路１６の入力端子に
は、中間電圧Ｖb レベルと低電位側電源Ｖssレベルとの
間で変化する第２の入力信号ｉｎ２が入力される。そし
て、この第２の入力信号ｉｎ２が中間電圧Ｖb レベルに
なると、第２のインバータ回路１６の出力端子、即ち前
記ノードＮ２の電位が低電位側電源Ｖssレベルになる。
一方、第２の入力信号ｉｎ２が低電位側電源Ｖssレベル
になると、前記ノードＮ２の電位が中間電圧Ｖb レベル
になる。

【００４９】そして、出力回路１０ａは、第１及び第２
の入力信号ｉｎ１，ｉｎ２に基づいて、インバータ回路
１１の出力端子から電源Ｖdd，Ｖssレベルの範囲でフル
振幅動作する出力信号ｏｕｔが出力されるように構成さ
れている。

【００５０】このように構成された出力回路１０ａで
は、第１の入力信号ｉｎ１が高電位側電源Ｖddレベルに
なり、第２の入力信号ｉｎ２が中間電圧Ｖb レベルにな
ると、上記したようにノードＮ１の電位が中間電圧Ｖb
レベルになり、ノードＮ２の電位が低電位側電源Ｖssレ
ベルになる。

【００５１】ノードＮ１の電位が中間電圧Ｖb レベルに
なると、前記ＰＭＯＳトランジスタＴP1のゲート・ソー
ス間電圧が０ボルトとなるため、該トランジスタＴP1が
オフされる。又、ノードＮ２の電位が低電位側電源Ｖss
レベルになると、前記ＮＭＯＳトランジスタＴN1のゲー
ト・ソース間電圧が２．５ボルトとなるため、該トラン
ジスタＴN1がオンされる。従って、出力回路１０ａの出
力信号ｏｕｔは、低電位側電源Ｖssレベルになる。

【００５２】又、第１の入力信号ｉｎ１が中間電圧Ｖb
レベルになり、第２の入力信号ｉｎ２が低電位側電源Ｖ
ssレベルになると、上記したようにノードＮ１の電位が
高電位側電源Ｖddレベルになり、ノードＮ２の電位が中
間電圧Ｖb レベルになる。

【００５３】ノードＮ１の電位が高電位側電源Ｖddレベ
ルになると、前記ＰＭＯＳトランジスタＴP1のゲート・
ソース間電圧が２．５ボルトとなるため、該トランジス
タＴP1がオンされる。又、ノードＮ２の電位が中間電圧
Ｖb レベルになると、前記ＮＭＯＳトランジスタＴN1の
ゲート・ソース間電圧が０ボルトとなるため、該トラン
ジスタＴN1がオフされる。従って、出力回路１０ａの出
力信号ｏｕｔは、高電位側電源Ｖddレベルになる。

【００５４】つまり、本実施の形態の出力回路１０ａで
は、第１の入力信号ｉｎ１が高電位側電源Ｖddレベルに
なり、第２の入力信号ｉｎ２が中間電圧Ｖb レベルにな
ると、その出力信号ｏｕｔが低電位側電源Ｖssレベルに
なり、第１の入力信号ｉｎ１が中間電圧Ｖb レベルにな
り、第２の入力信号ｉｎ２が低電位側電源Ｖssレベルに
なると、その出力信号ｏｕｔが高電位側電源Ｖddレベル
になる。

【００５５】しかも、この出力回路１０ａでは、各トラ
ンジスタＴP1，ＴN1のゲートと、ソース・ドレインとの
間において、その耐圧（２．５ボルト）を超える電圧を
印加することなく、電源Ｖdd，Ｖssレベル（０〜５ボル
ト）の範囲でフル振幅動作する出力信号ｏｕｔを出力す
ることができる。

【００５６】尚、本実施の形態においても前記第１の実
施の形態と同様に、ノードＮ１，Ｎ２間に各トランジス
タＴP1，ＴN1の耐圧を超える大きな電位差が生じないよ
うにするために、出力信号ｏｕｔの立ち上がり時におい
て、ノードＮ２の電位を上昇させるタイミングをノード
Ｎ１の電位を上昇させるタイミングより早くし、出力信
号ｏｕｔの立ち下がり時において、ノードＮ２の電位を
下降させるタイミングをノードＮ１の電位を下降させる
タイミングより遅くしている。

【００５７】即ち、本実施の形態では、出力信号ｏｕｔ
の立ち上がり時において、第２の入力信号ｉｎ２の立ち
下がりを第１の入力信号ｉｎ１の立ち下がりより早く
し、出力信号ｏｕｔの立ち下がり時において、第２の入
力信号ｉｎ２の立ち上がりを第１の入力信号ｉｎ１の立
ち上がりより遅くする。このようにすることで、ノード
Ｎ１，Ｎ２間に各トランジスタＴP1，ＴN1の耐圧を超え
る大きな電位差が生じないため、ＰＭＯＳトランジスタ
ＴP1及びＮＭＯＳトランジスタＴN1の破損を未然に防止
することができる。

【００５８】上記したように、本実施の形態では、以下
に示す作用効果を得ることができる。 （１）本実施の形態の出力回路１０ａでは、第１の実施
の形態と同様に、各トランジスタＴP1，ＴN1のゲート
と、ソース・ドレインとの間において、その耐圧（２．
５ボルト）を超える電圧を印加することなく、電源Ｖd
d，Ｖssレベル（０〜５ボルト）の範囲でフル振幅動作
する出力信号ｏｕｔが出力される。つまり、この出力回
路１０ａでは、各トランジスタＴP1，ＴN1の耐圧を上げ
ることなく、各トランジスタＴP1，ＴN1の耐圧を超える
振幅の出力信号ｏｕｔを出力することができる。

【００５９】（２）本実施の形態では、前記第１及び第
２のソースフォロワ回路１２，１３に代えて第１及び第
２のインバータ回路１５，１６を使用しているため、ノ
ードＮ１，Ｎ２の電位が各トランジスタＴP1，ＴN1のし
きい値Ｖth低下する、或いは上昇することがない。従っ
て、確実に出力信号ｏｕｔを電源Ｖdd，Ｖssレベルの範
囲でフル振幅動作させることができる。

【００６０】（第３の実施の形態）以下、本発明を具体
化した第３の実施の形態を図５に従って説明する。尚、
本実施の形態では、図４に示す第２の実施の形態の出力
回路１０ａを本実施の形態におけるレベルコンバータ回
路２０の出力段に備えている。従って、第２の実施の形
態と同様の構成については同一の符号を付して、その詳
細な説明を省略する。

【００６１】図５は、本実施の形態のレベルコンバータ
回路２０を示す。レベルコンバータ回路２０は、入力回
路２１及び前記出力回路１０ａとから構成される。入力
回路２１は、ＰＭＯＳトランジスタＴP3〜ＴP6、ＮＭＯ
ＳトランジスタＴN3〜ＴN5、及び抵抗Ｒ１，Ｒ２とから
なる。

【００６２】ＮＭＯＳトランジスタＴN3のドレインはＮ
ＭＯＳトランジスタＴN4及びＰＭＯＳトランジスタＴP3
を介して高電位側電源Ｖddに接続され、そのソースには
低電位側電源Ｖssが供給される。ＮＭＯＳトランジスタ
ＴN3のゲートには、中間電圧Ｖb レベルと低電位側電源
Ｖssレベルとの間で変化する入力信号ｉｎ０が入力され
る。又、ＰＭＯＳトランジスタＴN4のゲートには中間電
圧Ｖb が供給される。

【００６３】ＰＭＯＳトランジスタＴP3，ＴP4はカレン
トミラー回路２２を構成すべく、互いのゲートが接続さ
れるとともに、そのゲートがＰＭＯＳトランジスタＴP3
のドレインに接続される。ＰＭＯＳトランジスタＴP4の
ソースには高電位側電源Ｖddが供給され、そのドレイン
には抵抗Ｒ１を介して中間電圧Ｖb が供給される。そし
て、ＰＭＯＳトランジスタＴP4のドレインと抵抗Ｒ１と
の間のノードＮ３は、前記出力回路１０ａを構成する第
１のインバータ回路１５の入力端子に接続される。つま
り、ノードＮ３の電位が前記第１の入力信号ｉｎ１とし
て第１のインバータ回路１５に入力される。

【００６４】一方、ＮＭＯＳトランジスタＴN5のドレイ
ンにはＰＭＯＳトランジスタＴP5を介して中間電圧Ｖb
が供給され、そのソースには低電位側電源Ｖssが供給さ
れる。ＮＭＯＳトランジスタＴN5のゲートには前記入力
信号ｉｎ０が入力される。

【００６５】ＰＭＯＳトランジスタＴP5，ＴP6はカレン
トミラー回路２３を構成すべく、互いのゲートが接続さ
れるとともに、そのゲートがＰＭＯＳトランジスタＴP5
のドレインに接続される。ＰＭＯＳトランジスタＴP6の
ソースには中間電圧Ｖb が供給され、そのドレインには
抵抗Ｒ２を介して低電位側電源Ｖssが供給される。そし
て、ＰＭＯＳトランジスタＴP6のドレインと抵抗Ｒ２と
の間のノードＮ４は、前記出力回路１０ａを構成する第
２のインバータ回路１６の入力端子に接続される。つま
り、ノードＮ４の電位が前記第２の入力信号ｉｎ２とし
て第２のインバータ回路１６に入力される。

【００６６】尚、本実施の形態では、抵抗Ｒ２の抵抗値
が抵抗Ｒ１の抵抗値より小さくなるように設定され、Ｐ
ＭＯＳトランジスタＴP6のドレイン電流がＰＭＯＳトラ
ンジスタＴP4のドレイン電流より小さくなるように設定
されている。

【００６７】このように構成されたレベルコンバータ回
路２０では、入力信号ｉｎ０が中間電圧Ｖb レベルにな
ると、ＮＭＯＳトランジスタＴN3，ＴN5がオンされる。
すると、ＮＭＯＳトランジスタＴN4のソース電位が下降
し、該トランジスタＴN4がオンされる。このＮＭＯＳト
ランジスタＴN4がオンされるとカレントミラー回路２２
が動作し、ノードＮ３にはＰＭＯＳトランジスタＴP4を
介して高電位側電源Ｖddが供給される。そして、ノード
Ｎ３の電位、即ち第１の入力信号ｉｎ１が高電位側電源
Ｖddレベルになる。

【００６８】又、ＮＭＯＳトランジスタＴN5のオンに基
づいてカレントミラー回路２３が動作し、ノードＮ４に
はＰＭＯＳトランジスタＴP6を介して中間電圧Ｖb が供
給される。そして、ノードＮ４の電位、即ち第２の入力
信号ｉｎ２が中間電圧Ｖb レベルになる。

【００６９】こうして、第１の入力信号ｉｎ１が高電位
側電源Ｖddレベルになり、第２の入力信号ｉｎ２が中間
電圧Ｖb レベルになると、前記出力回路１０ａは第２の
実施の形態と同様に動作し、その出力信号ｏｕｔは低電
位側電源Ｖssレベルになる。

【００７０】一方、入力信号ｉｎ０が低電位側電源Ｖss
レベルになると、ＮＭＯＳトランジスタＴN3，ＴN5がオ
フされる。すると、ＮＭＯＳトランジスタＴN4がオフさ
れ、カレントミラー回路２２が非動作状態となって、ノ
ードＮ３の電荷が抵抗Ｒ１を介して放出される。そし
て、ノードＮ３の電位、即ち第１の入力信号ｉｎ１が中
間電圧Ｖb レベルになる。

【００７１】又、ＮＭＯＳトランジスタＴN5のオフに基
づいて、カレントミラー回路２３が非動作状態となり、
ノードＮ４の電荷が抵抗Ｒ２を介して放出される。そし
て、ノードＮ４の電位、即ち第２の入力信号ｉｎ２が低
電位側電源Ｖssレベルになる。

【００７２】こうして、第１の入力信号ｉｎ１が中間電
圧Ｖb レベルになり、第２の入力信号ｉｎ２が低電位側
電源Ｖssレベルになると、前記出力回路１０ａは第２の
実施の形態と同様に動作し、その出力信号ｏｕｔは高電
位側電源Ｖddレベルになる。

【００７３】つまり、本実施の形態のレベルコンバータ
回路２０では、入力信号ｉｎ０が中間電圧Ｖb レベルに
なると、その出力信号ｏｕｔが低電位側電源Ｖssレベル
になり、入力信号ｉｎ０が低電位側電源Ｖssレベルにな
ると、その出力信号ｏｕｔが高電位側電源Ｖddレベルに
なる。

【００７４】しかも、この出力回路１０ａでは、前記第
２の実施の形態と同様に、各トランジスタＴP1，ＴN1の
ゲートと、ソース・ドレインとの間において、その耐圧
（２．５ボルト）を超える電圧を印加することなく、電
源Ｖdd，Ｖssレベル（０〜５ボルト）の範囲でフル振幅
動作する出力信号ｏｕｔを出力することができる。

【００７５】又、上記したように、抵抗Ｒ２の抵抗値が
抵抗Ｒ１の抵抗値より小さくなるように設定されている
ため、出力信号ｏｕｔの立ち上がり時において、第２の
入力信号ｉｎ２の立ち下がりが第１の入力信号ｉｎ１の
立ち下がりより早くなる。つまり、ノードＮ２の電位の
上昇するタイミングがノードＮ１の電位の上昇するタイ
ミングより早くなる。又、ＰＭＯＳトランジスタＴP6の
ドレイン電流がＰＭＯＳトランジスタＴP4のドレイン電
流より小さくなるように設定されているため、出力信号
ｏｕｔの立ち下がり時において、第２の入力信号ｉｎ２
の立ち上がりが第１の入力信号ｉｎ１の立ち上がりより
遅くなる。つまり、ノードＮ２の電位の下降するタイミ
ングがノードＮ１の電位の下降するタイミングより遅く
なる。そのため、ノードＮ１，Ｎ２間に各トランジスタ
ＴP1，ＴN1の耐圧を超える大きな電位差が生じないた
め、ＰＭＯＳトランジスタＴP1及びＮＭＯＳトランジス
タＴN1の破損を未然に防止することができる。

【００７６】上記したように、本実施の形態では、以下
に示す作用効果を得ることができる。 （１）本実施の形態の出力回路１０ａでは、第２の実施
の形態と同様に、各トランジスタＴP1，ＴN1のゲート
と、ソース・ドレインとの間において、その耐圧（２．
５ボルト）を超える電圧を印加することなく、電源Ｖd
d，Ｖssレベル（０〜５ボルト）の範囲でフル振幅動作
する出力信号ｏｕｔが出力される。つまり、この出力回
路１０ａでは、各トランジスタＴP1，ＴN1の耐圧を上げ
ることなく、各トランジスタＴP1，ＴN1の耐圧を超える
振幅の出力信号ｏｕｔを出力することができる。

【００７７】（２）しかも、中間電圧Ｖb レベルと低電
位側電源Ｖssレベルとの間で変化する１つの入力信号ｉ
ｎ０のみで、前記出力信号ｏｕｔが出力される。従っ
て、第２の実施の形態と比較して、入力する信号数を減
らすことができるため、その信号線を少なくすることが
できる。

【００７８】（第４の実施の形態）以下、本発明を具体
化した第４の実施の形態を図６に従って説明する。尚、
本実施の形態では、図４に示す第２の実施の形態の出力
回路１０ａを本実施の形態におけるレベルコンバータ回
路２０ａの出力段に備えている。従って、第２の実施の
形態と同様の構成については同一の符号を付して、その
詳細な説明を省略する。

【００７９】図６は、本実施の形態のレベルコンバータ
回路２０ａを示す。レベルコンバータ回路２０ａは、入
力回路２１ａ及び前記出力回路１０ａとから構成され
る。入力回路２１ａは、ＰＭＯＳトランジスタＴP7〜Ｔ
P16 及びＮＭＯＳトランジスタＴN6〜ＴN17 とからな
る。

【００８０】ＰＭＯＳトランジスタＴP7及びＮＭＯＳト
ランジスタＴN6は、ＣＭＯＳインバータ回路２４を構成
している。インバータ回路２４には、動作電源として中
間電圧Ｖb レベルの電源と、低電位側電源Ｖssが供給さ
れる。インバータ回路２４の入力端子には、中間電圧Ｖ
b レベルと低電位側電源Ｖssレベルとの間で変化する入
力信号ｉｎ０が入力される。インバータ回路２４の出力
端子は、次段のＣＭＯＳインバータ回路２５の入力端子
に接続される。

【００８１】前記インバータ回路２５は、ＰＭＯＳトラ
ンジスタＴP8及びＮＭＯＳトランジスタＴN7からなる。
インバータ回路２５には、動作電源として中間電圧Ｖb
レベルの電源と、低電位側電源Ｖssが供給される。イン
バータ回路２５の出力端子は、ＮＭＯＳトランジスタＴ
N8のゲートに接続される。

【００８２】ＮＭＯＳトランジスタＴN8のドレインはＮ
ＭＯＳトランジスタＴN9及びＰＭＯＳトランジスタＴP9
を介して高電位側電源Ｖddに接続され、そのソースには
低電位側電源Ｖssが供給される。ＮＭＯＳトランジスタ
ＴN9のゲートには中間電圧Ｖb が供給される。

【００８３】ＰＭＯＳトランジスタＴP9，ＴP10 はカレ
ントミラー回路２６を構成すべく、互いのゲートが接続
されるとともに、そのゲートがＰＭＯＳトランジスタＴ
P9のドレインに接続される。ＰＭＯＳトランジスタＴP1
0 のソースには高電位側電源Ｖddが供給され、そのドレ
インにはＮＭＯＳトランジスタＴN10 を介して中間電圧
Ｖb が供給される。

【００８４】ＮＭＯＳトランジスタＴN10 ，ＴN11 はカ
レントミラー回路２７を構成すべく、互いのゲートが接
続されるとともに、そのゲートがＮＭＯＳトランジスタ
ＴN10 のドレインに接続される。ＮＭＯＳトランジスタ
ＴN11 のソースには中間電圧Ｖb が供給され、そのドレ
インにはＰＭＯＳトランジスタＴP11 を介して高電位側
電源Ｖddが供給される。

【００８５】ＰＭＯＳトランジスタＴP11 ，ＴP12 はカ
レントミラー回路２８を構成すべく、互いのゲートが接
続されるとともに、そのゲートがＰＭＯＳトランジスタ
ＴP12 のドレインに接続される。ＰＭＯＳトランジスタ
ＴP12 のソースには高電位側電源Ｖddが供給され、その
ドレインはＮＭＯＳトランジスタＴN12 ，ＴN13 を介し
て低電位側電源Ｖssに接続される。ＮＭＯＳトランジス
タＴN12 のゲートには中間電圧Ｖb が供給される。又、
ＮＭＯＳトランジスタＴN13 のゲートには前記インバー
タ回路２４の出力端子が接続される。

【００８６】そして、前記ＰＭＯＳトランジスタＴP11
及びＮＭＯＳトランジスタＴN11 のドレイン、即ちノー
ドＮ５は、前記出力回路１０ａを構成する第１のインバ
ータ回路１５の入力端子に接続される。つまり、ノード
Ｎ５の電位が前記第１の入力信号ｉｎ１として第１のイ
ンバータ回路１５に入力される。

【００８７】一方、前記インバータ回路２５の出力端子
は、ＮＭＯＳトランジスタＴN14 のゲートに接続され
る。ＮＭＯＳトランジスタＴN14 のソースには低電位側
電源Ｖssが供給され、そのドレインにはＰＭＯＳトラン
ジスタＴP13 を介して中間電圧Ｖb が供給される。

【００８８】ＰＭＯＳトランジスタＴP13 ，ＴP14 はカ
レントミラー回路２９を構成すべく、互いのゲートが接
続されるとともに、そのゲートがＰＭＯＳトランジスタ
ＴP13 のドレインに接続される。ＰＭＯＳトランジスタ
ＴP14 のソースには中間電圧Ｖb が供給され、そのドレ
インにはＮＭＯＳトランジスタＴN15 を介して低電位側
電源Ｖssが供給される。

【００８９】ＮＭＯＳトランジスタＴN15 ，ＴN16 はカ
レントミラー回路３０を構成すべく、互いのゲートが接
続されるとともに、そのゲートがＮＭＯＳトランジスタ
ＴN15 のドレインに接続される。ＮＭＯＳトランジスタ
ＴN16 のソースには低電位側電源Ｖssが供給され、その
ドレインにはＰＭＯＳトランジスタＴP15 を介して中間
電圧Ｖb が供給される。

【００９０】ＰＭＯＳトランジスタＴP15 ，ＴP16 はカ
レントミラー回路３１を構成すべく、互いのゲートが接
続されるとともに、そのゲートがＰＭＯＳトランジスタ
ＴP16 のドレインに接続される。ＰＭＯＳトランジスタ
ＴP16 のソースには中間電圧Ｖb が供給され、そのドレ
インにはＮＭＯＳトランジスタＴN17 を介して低電位側
電源Ｖssが供給される。ＮＭＯＳトランジスタＴN17 の
ゲートには前記インバータ回路２４の出力端子が接続さ
れる。

【００９１】そして、前記ＰＭＯＳトランジスタＴP15
及びＮＭＯＳトランジスタＴN16 のドレイン、即ちノー
ドＮ６は、前記出力回路１０ａを構成する第２のインバ
ータ回路１６の入力端子に接続される。つまり、ノード
Ｎ６の電位が前記第２の入力信号ｉｎ２として第２のイ
ンバータ回路１６に入力される。

【００９２】尚、本実施の形態では、ＮＭＯＳトランジ
スタＴN16 のドレイン電流がＮＭＯＳトランジスタＴN1
1 のドレイン電流より大きくなるように設定され、ＰＭ
ＯＳトランジスタＴP15 のドレイン電流がＰＭＯＳトラ
ンジスタＴP11 のドレイン電流より小さくなるように設
定されている。

【００９３】このように構成されたレベルコンバータ回
路２０ａでは、入力信号ｉｎ０が低電位側電源Ｖssレベ
ルになると、１段目のインバータ回路２４の出力信号が
中間電圧Ｖb レベルになり、２段のインバータ回路２５
の出力信号が低電位側電源Ｖssレベルになる。

【００９４】１段目のインバータ回路２４の出力信号が
中間電圧Ｖb レベルになると、ＮＭＯＳトランジスタＴ
N13 がオンされる。すると、ＮＭＯＳトランジスタＴN1
2 のソース電位が下降し、該トランジスタＴN12 がオン
される。このＮＭＯＳトランジスタＴN12 がオンされる
と、カレントミラー回路２８が動作する。

【００９５】２段目のインバータ回路２５の出力信号が
低電位側電源Ｖssレベルになると、ＮＭＯＳトランジス
タＴN8がオフされる。すると、ＮＭＯＳトランジスタＴ
N9がオフされ、カレントミラー回路２６が非動作状態と
なる。そのため、カレントミラー回路２７も同様に非動
作状態になる。

【００９６】従って、ノードＮ５にはＰＭＯＳトランジ
スタＴP11 を介して高電位側電源Ｖddが供給され、その
ノードＮ５の電位が高電位側電源Ｖddレベル近傍まで上
昇する。つまり、第１の入力信号ｉｎ１が高電位側電源
Ｖddレベルになる。

【００９７】又、１段目のインバータ回路２４の出力信
号が中間電圧Ｖb レベルになると、ＮＭＯＳトランジス
タＴN17 がオンされる。このＮＭＯＳトランジスタＴN1
7 がオンされると、カレントミラー回路３１が動作す
る。

【００９８】２段目のインバータ回路２５の出力信号が
低電位側電源Ｖssレベルになると、ＮＭＯＳトランジス
タＴN14 がオフされる。このＮＭＯＳトランジスタＴN1
4 がオフされると、カレントミラー回路２９が非動作状
態となる。そのため、カレントミラー回路３０も同様に
非動作状態になる。

【００９９】従って、ノードＮ６にはＰＭＯＳトランジ
スタＴP15 を介して中間電圧Ｖb が供給され、そのノー
ドＮ６の電位が中間電圧Ｖb レベル近傍まで上昇する。
つまり、第２の入力信号ｉｎ２が中間電圧Ｖb レベルに
なる。

【０１００】こうして、第１の入力信号ｉｎ１が高電位
側電源Ｖddレベルになり、第２の入力信号ｉｎ２が中間
電圧Ｖb レベルになると、前記出力回路１０ａは第２の
実施の形態と同様に動作し、その出力信号ｏｕｔは低電
位側電源Ｖssレベルになる。

【０１０１】一方、入力信号ｉｎ０が中間電圧Ｖb レベ
ルになると、１段目のインバータ回路２４の出力信号が
低電位側電源Ｖssレベルになり、２段のインバータ回路
２５の出力信号が中間電圧Ｖb レベルになる。

【０１０２】１段目のインバータ回路２４の出力信号が
低電位側電源Ｖssレベルになると、ＮＭＯＳトランジス
タＴN13 がオフされる。すると、ＮＭＯＳトランジスタ
ＴN12 がオフされ、カレントミラー回路２８が非動作状
態となる。

【０１０３】２段目のインバータ回路２５の出力信号が
中間電圧Ｖb レベルになると、ＮＭＯＳトランジスタＴ
N8がオンされる。すると、ＮＭＯＳトランジスタＴN9の
ソース電位が下降し、該トランジスタＴN9がオンされ
る。このＮＭＯＳトランジスタＴN9がオンされるとカレ
ントミラー回路２６が動作し、該回路２６の動作に連動
してカレントミラー回路２７が動作する。

【０１０４】従って、ノードＮ５の電荷がＮＭＯＳトラ
ンジスタＴN11 を介して放出され、そのノードＮ５の電
位が中間電圧Ｖb レベル近傍まで下降する。つまり、第
１の入力信号ｉｎ１が中間電圧Ｖb レベルになる。

【０１０５】又、１段目のインバータ回路２４の出力信
号が低電位側電源Ｖssレベルになると、ＮＭＯＳトラン
ジスタＴN17 がオフされる。このＮＭＯＳトランジスタ
ＴN17 がオフされると、カレントミラー回路３１が非動
作状態となる。

【０１０６】２段目のインバータ回路２５の出力信号が
中間電圧Ｖb レベルになると、ＮＭＯＳトランジスタＴ
N14 がオンされる。このＮＭＯＳトランジスタＴN14 が
オンされるとカレントミラー回路２９が動作し、該回路
２９の動作に連動してカレントミラー回路３０が動作す
る。

【０１０７】従って、ノードＮ６の電荷がＮＭＯＳトラ
ンジスタＴN16 を介して放出され、そのノードＮ６の電
位が低電位側電源Ｖssレベル近傍まで下降する。つま
り、第２の入力信号ｉｎ２が低電位側電源Ｖssレベルに
なる。

【０１０８】こうして、第１の入力信号ｉｎ１が中間電
圧Ｖb レベルになり、第２の入力信号ｉｎ２が低電位側
電源Ｖssレベルになると、前記出力回路１０ａは第２の
実施の形態と同様に動作し、その出力信号ｏｕｔは高電
位側電源Ｖddレベルになる。

【０１０９】つまり、本実施の形態のレベルコンバータ
回路２０ａでは、入力信号ｉｎ０が低電位側電源Ｖssレ
ベルになると、その出力信号ｏｕｔが低電位側電源Ｖss
レベルになり、入力信号ｉｎ０が中間電圧Ｖb レベルに
なると、その出力信号ｏｕｔが高電位側電源Ｖddレベル
になる。

【０１１０】しかも、この出力回路１０ａでは、前記第
２の実施の形態と同様に、各トランジスタＴP1，ＴN1の
ゲートと、ソース・ドレインとの間において、その耐圧
（２．５ボルト）を超える電圧を印加することなく、電
源Ｖdd，Ｖssレベル（０〜５ボルト）の範囲でフル振幅
動作する出力信号ｏｕｔを出力することができる。

【０１１１】又、上記したように、ＮＭＯＳトランジス
タＴN16 のドレイン電流がＮＭＯＳトランジスタＴN11
のドレイン電流より大きくなるように設定されているた
め、出力信号ｏｕｔの立ち上がり時において、第２の入
力信号ｉｎ２の立ち下がりが第１の入力信号ｉｎ１の立
ち下がりより早くなる。つまり、ノードＮ２の電位の上
昇するタイミングがノードＮ１の電位の上昇するタイミ
ングより早くなる。又、ＰＭＯＳトランジスタＴP15 の
ドレイン電流がＰＭＯＳトランジスタＴP11 のドレイン
電流より小さくなるように設定されているため、出力信
号ｏｕｔの立ち下がり時において、第２の入力信号ｉｎ
２の立ち上がりが第１の入力信号ｉｎ１の立ち上がりよ
り遅くなる。つまり、ノードＮ２の電位の下降するタイ
ミングがノードＮ１の電位の下降するタイミングより遅
くなる。そのため、ノードＮ１，Ｎ２間に各トランジス
タＴP1，ＴN1の耐圧を超える大きな電位差が生じないた
め、ＰＭＯＳトランジスタＴP1及びＮＭＯＳトランジス
タＴN1の破損を未然に防止することができる。

【０１１２】上記したように、本実施の形態では、以下
に示す作用効果を得ることができる。 （１）本実施の形態の出力回路１０ａでは、第２の実施
の形態と同様に、各トランジスタＴP1，ＴN1のゲート
と、ソース・ドレインとの間において、その耐圧（２．
５ボルト）を超える電圧を印加することなく、電源Ｖd
d，Ｖssレベル（０〜５ボルト）の範囲でフル振幅動作
する出力信号ｏｕｔが出力される。つまり、この出力回
路１０ａでは、各トランジスタＴP1，ＴN1の耐圧を上げ
ることなく、各トランジスタＴP1，ＴN1の耐圧を超える
振幅の出力信号ｏｕｔを出力することができる。

【０１１３】（２）しかも、中間電圧Ｖb レベルと低電
位側電源Ｖssレベルとの間で変化する入力信号ｉｎ０の
みで、前記出力信号ｏｕｔが出力される。従って、前記
第２の実施の形態と比較して、入力する信号数を減らす
ことができるため、その信号線を少なくすることができ
る。

【０１１４】（３）又、前記第３の実施の形態と比較し
て、ノードＮ５，Ｎ６の電荷の放電を各トランジスタＴ
N11 ，ＴN16 を介して行うため、その放電にかかる時間
を短縮することができる。従って、本実施の形態では、
前記第３の実施の形態と比較して、高速動作させること
ができる。

【０１１５】（第５の実施の形態）以下、本発明を具体
化した第５の実施の形態を図７に従って説明する。尚、
本実施の形態では、図６に示す第４の実施の形態と同様
の構成については同一の符号を付して、その詳細な説明
を省略する。

【０１１６】図７は、本実施の形態のレベルコンバータ
回路２０ｂを示す。本実施の形態のレベルコンバータ回
路２０ｂは、前記第４の実施の形態のレベルコンバータ
回路２０ａからＰＭＯＳトランジスタＴP13 〜ＴP16 及
びＮＭＯＳトランジスタＴN14 〜ＴN17 を省略したもの
である。そして、前記レベルコンバータ回路２０ａにお
いて、１段目のインバータ回路２４の出力端子と、第２
のインバータ回路１６の入力端子、即ちノードＮ６の電
位の変化が同じであるため、本実施の形態では、そのノ
ードＮ６にインバータ回路１６の出力端子が接続され
る。つまり、本実施の形態では、インバータ回路２４の
出力信号を前記第２の入力信号ｉｎ２としている。

【０１１７】このようにしても、本実施の形態のレベル
コンバータ回路２０ｂでは、前記第４の実施の形態と同
様に動作する。つまり、入力信号ｉｎ０が低電位側電源
Ｖssレベルになると、その出力信号ｏｕｔが低電位側電
源Ｖssレベルになり、入力信号ｉｎ０が中間電圧Ｖb レ
ベルになると、その出力信号ｏｕｔが高電位側電源Ｖdd
レベルになる。

【０１１８】しかも、この出力回路１０ａでは、前記第
２の実施の形態と同様に、各トランジスタＴP1，ＴN1の
ゲートと、ソース・ドレインとの間において、その耐圧
（２．５ボルト）を超える電圧を印加することなく、電
源Ｖdd，Ｖssレベル（０〜５ボルト）の範囲でフル振幅
動作する出力信号ｏｕｔを出力することができる。

【０１１９】上記したように、本実施の形態では、以下
に示す作用効果を得ることができる。 （１）本実施の形態の出力回路１０ａでは、第２の実施
の形態と同様に、各トランジスタＴP1，ＴN1のゲート
と、ソース・ドレインとの間において、その耐圧（２．
５ボルト）を超える電圧を印加することなく、電源Ｖd
d，Ｖssレベル（０〜５ボルト）の範囲でフル振幅動作
する出力信号ｏｕｔが出力される。つまり、この出力回
路１０ａでは、各トランジスタＴP1，ＴN1の耐圧を上げ
ることなく、各トランジスタＴP1，ＴN1の耐圧を超える
振幅の出力信号ｏｕｔを出力することができる。

【０１２０】（２）しかも、中間電圧Ｖb レベルと低電
位側電源Ｖssレベルとの間で変化する入力信号ｉｎ０の
みで、前記出力信号ｏｕｔが出力される。従って、前記
第２の実施の形態と比較して、入力する信号数を減らす
ことができるため、その信号線を少なくすることができ
る。

【０１２１】（３）又、本実施の形態のレベルコンバー
タ回路２０ｂは、前記第４の実施の形態のレベルコンバ
ータ回路２０ａからＰＭＯＳトランジスタＴP13 〜ＴP1
6 及びＮＭＯＳトランジスタＴN14 〜ＴN17 を省略した
ものである。従って、回路構成を簡略化することができ
る。

【０１２２】（第６の実施の形態）以下、本発明を具体
化した第６の実施の形態を図８に従って説明する。尚、
本実施の形態では、図４に示す第２の実施の形態の出力
回路１０ａを本実施の形態におけるレベルコンバータ回
路２０ｃの出力段に備えている。従って、第２の実施の
形態と同様の構成については同一の符号を付して、その
詳細な説明を省略する。

【０１２３】図８は、本実施の形態のレベルコンバータ
回路２０ｃを示す。レベルコンバータ回路２０ｃは、入
力回路２１ｃ及び前記出力回路１０ａとから構成され
る。入力回路２１ｃは、インバータ回路３２〜３６、Ａ
ＮＤ回路３７、ＮＯＲ回路３８、抵抗及び容量よりなる
積分回路３９、ＰＭＯＳトランジスタＴP17 〜ＴP24 及
びＮＭＯＳトランジスタＴN18 〜ＴN23 とからなる。

【０１２４】ＡＮＤ回路３７の一方の入力端子には中間
電圧Ｖb レベルと低電位側電源Ｖssレベルとの間で変化
する入力信号ｉｎ０が入力され、他方の入力端子にはイ
ンバータ回路３２及び積分回路３９を介して入力信号ｉ
ｎ０が入力される。このインバータ回路３２と積分回路
３９によって、遅延回路４０が構成されている。又、Ａ
ＮＤ回路３７の各入力端子、即ちノードＮ７，Ｎ８に
は、ＮＯＲ回路３８の入力端子がそれぞれ接続される。
尚、インバータ回路３２、ＡＮＤ回路３７及びＮＯＲ回
路３８には、動作電源として中間電圧Ｖb レベルの電源
と、低電位側電源Ｖssがそれぞれ供給される。

【０１２５】ＡＮＤ回路３７の出力端子は、ＮＭＯＳト
ランジスタＴN18 のゲートに接続される。ＮＭＯＳトラ
ンジスタＴN18 のドレインはＮＭＯＳトランジスタＴN1
9 及びＰＭＯＳトランジスタＴP17 を介して高電位側電
源Ｖddに接続され、そのソースには低電位側電源Ｖssが
供給される。ＮＭＯＳトランジスタＴN19 のゲートには
中間電圧Ｖb が供給される。

【０１２６】ＰＭＯＳトランジスタＴP17 ，ＴP18 はカ
レントミラー回路４１を構成すべく、互いのゲートが接
続されるとともに、そのゲートがＰＭＯＳトランジスタ
ＴP17 のドレインに接続される。ＰＭＯＳトランジスタ
ＴP18 のソースには高電位側電源Ｖddが供給され、その
ドレインはインバータ回路３３の入力端子に接続され
る。

【０１２７】インバータ回路３３，３４はラッチ回路４
２を構成している。このインバータ回路３３，３４に
は、動作電源として高電位側電源Ｖddと、中間電圧Ｖb
レベルの電源が供給される。インバータ回路３３の出力
端子は、ＰＭＯＳトランジスタＴP19 のドレインに接続
される。ＰＭＯＳトランジスタＴP19 のソースには高電
位側電源Ｖddが供給される。

【０１２８】ＰＭＯＳトランジスタＴP19 ，ＴP20 はカ
レントミラー回路４３を構成すべく、互いのゲートが接
続されるとともに、そのゲートがＰＭＯＳトランジスタ
ＴP20 のドレインに接続される。ＰＭＯＳトランジスタ
ＴP20 のソースには高電位側電源Ｖddが供給され、その
ドレインはＮＭＯＳトランジスタＴN20 ，ＴN21 を介し
て低電位側電源Ｖssに接続される。ＮＭＯＳトランジス
タＴN20 のゲートには中間電圧Ｖb が供給される。又、
ＮＭＯＳトランジスタＴN21 のゲートには前記ＮＯＲ回
路３８の出力端子が接続される。

【０１２９】そして、前記ＰＭＯＳトランジスタＴP19
のドレインとインバータ回路３３の出力端子との間のノ
ードＮ９は、前記出力回路１０ａを構成する第１のイン
バータ回路１５の入力端子に接続される。つまり、ノー
ドＮ９の電位が前記第１の入力信号ｉｎ１として第１の
インバータ回路１５に入力される。

【０１３０】一方、前記ＡＮＤ回路３７の出力端子は、
ＮＭＯＳトランジスタＴN22 のゲートに接続される。Ｎ
ＭＯＳトランジスタＴN22 のドレインにはＰＭＯＳトラ
ンジスタＴP21 を介して中間電圧Ｖb が供給され、その
ソースには低電位側電源Ｖssが供給される。

【０１３１】ＰＭＯＳトランジスタＴP21 ，ＴP22 はカ
レントミラー回路４４を構成すべく、互いのゲートが接
続されるとともに、そのゲートがＰＭＯＳトランジスタ
ＴP21 のドレインに接続される。ＰＭＯＳトランジスタ
ＴP22 のソースには中間電圧Ｖb が供給され、そのドレ
インはインバータ回路３５の入力端子に接続される。イ
ンバータ回路３５，３６はラッチ回路４５を構成してい
る。このインバータ回路３５，３６には、動作電源とし
て中間電圧Ｖb レベルの電源と、低電位側電源Ｖssが供
給される。インバータ回路３５の出力端子は、ＰＭＯＳ
トランジスタＴP23 のドレインに接続される。ＰＭＯＳ
トランジスタＴP23 のソースには高電位側電源Ｖddが供
給される。

【０１３２】ＰＭＯＳトランジスタＴP23 ，ＴP24 はカ
レントミラー回路４６を構成すべく、互いのゲートが接
続されるとともに、そのゲートがＰＭＯＳトランジスタ
ＴP24 のドレインに接続される。ＰＭＯＳトランジスタ
ＴP24 のソースには中間電圧Ｖb が供給され、そのドレ
インにはＮＭＯＳトランジスタＴN24 を介して低電位側
電源Ｖssが供給される。ＮＭＯＳトランジスタＴN24 の
ゲートには中間電圧Ｖb が供給される。

【０１３３】そして、前記ＰＭＯＳトランジスタＴP23
のドレインとインバータ回路３５の出力端子との間のノ
ードＮ１０は、前記出力回路１０ａを構成する第２のイ
ンバータ回路１６の入力端子に接続される。つまり、ノ
ードＮ１０の電位が前記第２の入力信号ｉｎ２として第
２のインバータ回路１６に入力される。

【０１３４】このように構成されたレベルコンバータ回
路２０ｃでは、入力信号ｉｎ０が低電位側電源Ｖssレベ
ルになると、ノードＮ７の電位は直ちに低電位側電源Ｖ
ssレベルになり、ノードＮ８の電位は遅延回路４０によ
って所定時間経過後に低電位側電源Ｖssレベルから中間
電圧Ｖb レベルになる。つまり、ＡＮＤ回路３７の出力
信号が低電位側電源Ｖssレベルになり、ＮＯＲ回路３８
の出力信号が中間電圧Ｖb レベルから所定時間経過後に
低電位側電源Ｖssレベルになる。

【０１３５】ＡＮＤ回路３７の出力信号が低電位側電源
Ｖssレベルになると、ＮＭＯＳトランジスタＴN18 がオ
フされる。すると、ＮＭＯＳトランジスタＴN19 がオフ
され、カレントミラー回路４１が非動作状態になる。

【０１３６】ＮＯＲ回路３８の出力信号が中間電圧Ｖb
レベルになると、ＮＭＯＳトランジスタＴN21 がオンさ
れる。すると、ＮＭＯＳトランジスタＴN20 のソース電
位が下降し、該トランジスタＴN20 がオンされる。この
ＮＭＯＳトランジスタＴN20がオンされると、カレント
ミラー回路４３が動作する。

【０１３７】すると、ノードＮ９にはＰＭＯＳトランジ
スタＴP19 を介して高電位側電源Ｖddが供給され、その
ノードＮ９の電位が高電位側電源Ｖddレベル近傍まで上
昇する。つまり、第１の入力信号ｉｎ１が高電位側電源
Ｖddレベルになる。このとき、ノードＮ９の電位が高電
位側電源Ｖddレベルになると、ラッチ回路４２にてその
電位が保持される。

【０１３８】そして、所定時間経過後にＮＯＲ回路３８
の出力信号が低電位側電源Ｖssレベルになると、ＮＭＯ
ＳトランジスタＴN21 がオフされる。すると、ＮＭＯＳ
トランジスタＴN20 がオフされ、カレントミラー回路４
３が非動作状態となる。このとき、カレントミラー回路
４３が非動作状態となるが、ノードＮ９の電位はラッチ
回路４２にて高電位側電源Ｖddレベルに保持される。従
って、入力信号ｉｎ０が低電位側電源Ｖssレベルになる
と、第１の入力信号ｉｎ１が高電位側電源Ｖddレベルに
なる。

【０１３９】又、ＡＮＤ回路３７の出力信号が低電位側
電源Ｖssレベルになると、ＮＭＯＳトランジスタＴN22
がオフされる。このＮＭＯＳトランジスタＴN22 がオフ
されると、カレントミラー回路４４が非動作状態とな
る。

【０１４０】ＮＯＲ回路３８の出力信号が中間電圧Ｖb
レベルになると、ＮＭＯＳトランジスタＴN23 がオンさ
れる。このＮＭＯＳトランジスタＴN23 がオンされる
と、カレントミラー回路４６が動作する。

【０１４１】すると、ノードＮ１０にはＰＭＯＳトラン
ジスタＴP23 を介して中間電圧Ｖbが供給され、そのノ
ードＮ１０の電位が中間電圧Ｖb レベル近傍まで上昇す
る。つまり、第２の入力信号ｉｎ２が中間電圧Ｖb レベ
ルになる。このとき、ラッチ回路４５によって、ノード
Ｎ１０の電位が中間電圧Ｖb レベルに保持される。

【０１４２】そして、所定時間経過後にＮＯＲ回路３８
の出力信号が低電位側電源Ｖssレベルになると、ＮＭＯ
ＳトランジスタＴN23 がオフされる。このＮＭＯＳトラ
ンジスタＴN23 がオフされると、カレントミラー回路４
６が非動作状態となる。このとき、カレントミラー回路
４６が非動作状態となるが、ノードＮ１０の電位はラッ
チ回路４５にて中間電圧Ｖb レベルに保持される。従っ
て、入力信号ｉｎ０が低電位側電源Ｖssレベルになる
と、第２の入力信号ｉｎ２が中間電圧Ｖb レベルにな
る。

【０１４３】又、このとき、本実施の形態では、入力信
号ｉｎ０が低電位側電源Ｖssレベルになると、ＮＯＲ回
路３８と遅延回路４０によって、その入力信号ｉｎ０が
中間電圧Ｖb レベルから所定時間経過後に低電位側電源
Ｖssレベルになるワンショットパルス信号に変換され
る。そのため、ＮＭＯＳトランジスタＴN21 ，ＴN23 の
オン時間が短くなるので、該トランジスタＴN21 ，ＴN2
3 を流れる貫通電流を小さく抑えることができる。

【０１４４】こうして、第１の入力信号ｉｎ１が高電位
側電源Ｖddレベルになり、第２の入力信号ｉｎ２が中間
電圧Ｖb レベルになると、前記出力回路１０ａは第２の
実施の形態と同様に動作し、その出力信号ｏｕｔは低電
位側電源Ｖssレベルになる。

【０１４５】一方、入力信号ｉｎ０が中間電圧Ｖb レベ
ルになると、ノードＮ７の電位は直ちに中間電圧Ｖb レ
ベルになり、ノードＮ８の電位は遅延回路４０によって
所定時間経過後に中間電圧Ｖb レベルから低電位側電源
Ｖssレベルになる。つまり、ＡＮＤ回路３７の出力信号
が中間電圧Ｖb レベルから所定時間経過後に低電位側電
源Ｖssレベルになり、ＮＯＲ回路３８の出力信号が低電
位側電源Ｖssレベルになる。

【０１４６】ＮＯＲ回路３８の出力信号が低電位側電源
Ｖssレベルになると、ＮＭＯＳトランジスタＴN21 がオ
フされる。すると、ＮＭＯＳトランジスタＴN20 がオフ
され、カレントミラー回路４３が非動作状態になる。

【０１４７】ＡＮＤ回路３７の出力信号が中間電圧Ｖb
レベルになると、ＮＭＯＳトランジスタＴN18 がオンさ
れる。すると、ＮＭＯＳトランジスタＴN19 のソース電
位が下降し、該トランジスタＴN19 がオンされる。この
ＮＭＯＳトランジスタＴN19がオンされると、カレント
ミラー回路４１が動作する。

【０１４８】すると、インバータ回路３３の入力端子に
はＰＭＯＳトランジスタＴP18 を介して高電位側電源Ｖ
ddが供給され、その入力端子の電位が高電位側電源Ｖdd
レベル近傍まで上昇する。つまり、ノードＮ９の電位、
即ち第１の入力信号ｉｎ１が中間電圧Ｖb レベルにな
る。このとき、ラッチ回路４２によって、ノードＮ９の
電位が中間電圧Ｖb レベルに保持される。

【０１４９】そして、所定時間経過後にＡＮＤ回路３７
の出力信号が低電位側電源Ｖssレベルになると、ＮＭＯ
ＳトランジスタＴN18 がオフされる。すると、ＮＭＯＳ
トランジスタＴN19 がオフされ、カレントミラー回路４
１が非動作状態となる。このとき、カレントミラー回路
４１が非動作状態となるが、ノードＮ９の電位はラッチ
回路４２にて中間電圧Ｖb レベルに保持される。従っ
て、入力信号ｉｎ０が中間電圧Ｖb になると、第１の入
力信号ｉｎ１が中間電圧Ｖb レベルになる。

【０１５０】又、ＮＯＲ回路３８の出力信号が低電位側
電源Ｖssレベルになると、ＮＭＯＳトランジスタＴN23
がオフされる。このＮＭＯＳトランジスタＴN23 がオフ
されると、カレントミラー回路４６が非動作状態とな
る。

【０１５１】ＡＮＤ回路３７の出力信号が中間電圧Ｖb
レベルになると、ＮＭＯＳトランジスタＴN22 がオンさ
れる。このＮＭＯＳトランジスタＴN22 がオンされる
と、カレントミラー回路４４が動作する。

【０１５２】すると、インバータ回路３５の入力端子に
はＰＭＯＳトランジスタＴP22 を介して中間電圧Ｖb が
供給され、その入力端子の電位が中間電圧Ｖb レベル近
傍まで上昇する。つまり、ノードＮ１０の電位、即ち第
２の入力信号ｉｎ２が低電位側電源Ｖssレベルになる。
このとき、ラッチ回路４５によって、ノードＮ１０の電
位が低電位側電源Ｖssレベルに保持される。

【０１５３】そして、所定時間経過後にＡＮＤ回路３７
の出力信号が低電位側電源Ｖssレベルになると、ＮＭＯ
ＳトランジスタＴN22 がオフされる。このＮＭＯＳトラ
ンジスタＴN22 がオフされると、カレントミラー回路４
４が非動作状態となる。このとき、カレントミラー回路
４４が非動作状態となるが、ノードＮ１０の電位はラッ
チ回路４５にて低電位側電源Ｖssレベルに保持される。
従って、入力信号ｉｎ０が低電位側電源Ｖssレベルにな
ると、第２の入力信号ｉｎ２が低電位側電源Ｖssレベル
になる。

【０１５４】又、このとき、本実施の形態では、入力信
号ｉｎ０が中間電圧Ｖb レベルになると、ＡＮＤ回路３
７と遅延回路４０によって、その入力信号ｉｎ０が中間
電圧Ｖb レベルから所定時間経過後に低電位側電源Ｖss
レベルになるワンショットパルス信号に変換される。そ
のため、ＮＭＯＳトランジスタＴN18 ，ＴN22 のオン時
間が短くなるので、該トランジスタＴN18 ，ＴN22 を流
れる貫通電流を小さく抑えることができる。

【０１５５】こうして、第１の入力信号ｉｎ１が中間電
圧Ｖb レベルになり、第２の入力信号ｉｎ２が低電位側
電源Ｖssレベルになると、前記出力回路１０ａは第２の
実施の形態と同様に動作し、その出力信号ｏｕｔは高電
位側電源Ｖddレベルになる。

【０１５６】つまり、本実施の形態のレベルコンバータ
回路２０ｃでは、入力信号ｉｎ０が低電位側電源Ｖssレ
ベルになると、その出力信号ｏｕｔが低電位側電源Ｖss
レベルになり、入力信号ｉｎ０が中間電圧Ｖb レベルに
なると、その出力信号ｏｕｔが高電位側電源Ｖddレベル
になる。

【０１５７】しかも、この出力回路１０ａでは、前記第
２の実施の形態と同様に、各トランジスタＴP1，ＴN1の
ゲートと、ソース・ドレインとの間において、その耐圧
（２．５ボルト）を超える電圧を印加することなく、電
源Ｖdd，Ｖssレベル（０〜５ボルト）の範囲でフル振幅
動作する出力信号ｏｕｔを出力することができる。

【０１５８】上記したように、本実施の形態では、以下
に示す作用効果を得ることができる。 （１）本実施の形態の出力回路１０ａでは、第２の実施
の形態と同様に、各トランジスタＴP1，ＴN1のゲート
と、ソース・ドレインとの間において、その耐圧（２．
５ボルト）を超える電圧を印加することなく、電源Ｖd
d，Ｖssレベル（０〜５ボルト）の範囲でフル振幅動作
する出力信号ｏｕｔが出力される。つまり、この出力回
路１０ａでは、各トランジスタＴP1，ＴN1の耐圧を上げ
ることなく、各トランジスタＴP1，ＴN1の耐圧を超える
振幅の出力信号ｏｕｔを出力することができる。

【０１５９】（２）しかも、中間電圧Ｖb レベルと低電
位側電源Ｖssレベルとの間で変化する入力信号ｉｎ０の
みで、前記出力信号ｏｕｔが出力される。従って、前記
第２の実施の形態と比較して、入力する信号数を減らす
ことができるため、その信号線を少なくすることができ
る。

【０１６０】（３）又、本実施の形態のレベルコンバー
タ回路２０ｃでは、入力信号ｉｎ０が低電位側電源Ｖss
レベルになると、ＮＯＲ回路３８と遅延回路４０によっ
て、その入力信号ｉｎ０が中間電圧Ｖb レベルから所定
時間経過後に低電位側電源Ｖssレベルになるワンショッ
トパルス信号に変換される。そのため、ＮＭＯＳトラン
ジスタＴN21 ，ＴN23 のオン時間が短くなるので、該ト
ランジスタＴN21 ，ＴN23 を流れる貫通電流を小さく抑
えることができる。又、入力信号ｉｎ０が中間電圧Ｖb
レベルになると、ＡＮＤ回路３７と遅延回路４０によっ
て、その入力信号ｉｎ０が中間電圧Ｖb レベルから所定
時間経過後に低電位側電源Ｖssレベルになるワンショッ
トパルス信号に変換される。そのため、ＮＭＯＳトラン
ジスタＴN18 ，ＴN22 のオン時間が短くなるので、該ト
ランジスタＴN18 ，ＴN22 を流れる貫通電流を小さく抑
えることができる。従って、各トランジスタＴN18 ，Ｔ
N21 〜ＴN23 を流れる貫通電流を小さく抑えることがで
きるため、消費電力を削減することができる。

【０１６１】（第７の実施の形態）以下、本発明を具体
化した第７の実施の形態を図９に従って説明する。尚、
本実施の形態では、図４に示す第２の実施の形態と同様
の構成については同一の符号を付して、その詳細な説明
を省略する。

【０１６２】図９は、本実施の形態におけるＮＡＮＤ回
路５０を示す。ＮＡＮＤ回路５０の出力段に備えられる
出力回路１０ｂは、第２の実施の形態の出力回路１０ａ
に対して、第１及び第２のインバータ回路１５，１６が
第１及び第２のＮＡＮＤ回路５１，５２に置換されてい
る。即ち、ノードＮ１には第１のＮＡＮＤ回路５１の出
力信号が出力され、ノードＮ２には第２のＮＡＮＤ回路
５２の出力信号が出力される。

【０１６３】第１のＮＡＮＤ回路５１には、動作電源と
して高電位側電源Ｖdd及び中間電圧Ｖb レベルの電源が
供給される。第１のＮＡＮＤ回路５１の一方の入力端子
にはレベルシフト用の電源５３を介して入力信号ｉｎ１
１が入力され、その他方の入力端子にはレベルシフト用
の電源５４を介して入力信号ｉｎ１２が入力される。

【０１６４】前記入力信号ｉｎ１１，ｉｎ１２は、低電
位側電源Ｖssレベルと中間電圧Ｖbレベルとの間で変化
する信号である。そして、レベルシフト用の電源５３，
５４は、低電位側電源Ｖssレベルと中間電圧Ｖb レベル
との間で変化する入力信号ｉｎ１１，ｉｎ１２を中間電
圧Ｖb レベルと高電位側電源Ｖddレベルとの間で変化す
る信号にシフトし、そのシフトした信号を第１のＮＡＮ
Ｄ回路５１に出力する。

【０１６５】第２のＮＡＮＤ回路５２には、動作電源と
して中間電圧Ｖb レベルの電源及び低電位側電源Ｖssが
供給される。第２のＮＡＮＤ回路５２の一方の入力端子
には前記入力信号ｉｎ１１が入力され、その他方の入力
端子には前記入力信号ｉｎ１２が入力される。

【０１６６】このように構成された出力回路１０ｂで
は、前記入力信号ｉｎ１１，ｉｎ１２がともに低電位側
電源Ｖssレベルになると、該入力信号ｉｎ１１，ｉｎ１
２がレベルシフト用の電源５３，５４によって中間電圧
Ｖb レベルの信号にシフトされ、そのシフトされた信号
が第１のＮＡＮＤ回路５１に入力される。又、第２のＮ
ＡＮＤ回路５２には、低電位側電源Ｖssレベルの前記入
力信号ｉｎ１１，ｉｎ１２が入力される。

【０１６７】すると、第１のＮＡＮＤ回路５１の出力信
号、即ちノードＮ１の電位が高電位側電源Ｖddレベルに
なり、第２のＮＡＮＤ回路５２の出力信号、即ちノード
Ｎ２の電位が中間電圧Ｖb レベルになる。こうして、ノ
ードＮ１の電位が高電位側電源Ｖddレベルになり、ノー
ドＮ２の電位が中間電圧Ｖb レベルになると、ＣＭＯＳ
インバータ回路１１は第２の実施の形態と同様に動作
し、ＮＡＮＤ回路５０の出力信号ｏｕｔは高電位側電源
Ｖddレベルになる。

【０１６８】又、前記入力信号ｉｎ１１，ｉｎ１２がと
もに中間電圧Ｖb レベルになると、該入力信号ｉｎ１
１，ｉｎ１２がレベルシフト用の電源５３，５４によっ
て高電位側電源Ｖddレベルの信号にシフトされ、そのシ
フトされた信号が第１のＮＡＮＤ回路５１に入力され
る。又、第２のＮＡＮＤ回路５２には、中間電圧Ｖb レ
ベルの前記入力信号ｉｎ１１，ｉｎ１２が入力される。

【０１６９】すると、第１のＮＡＮＤ回路５１の出力信
号、即ちノードＮ１の電位が中間電圧Ｖb レベルにな
り、第２のＮＡＮＤ回路５２の出力信号、即ちノードＮ
２の電位が低電位側電源Ｖssレベルになる。こうして、
ノードＮ１の電位が中間電圧Ｖb レベルになり、ノード
Ｎ２の電位が低電位側電源Ｖssレベルになると、ＣＭＯ
Ｓインバータ回路１１は第２の実施の形態と同様に動作
し、ＮＡＮＤ回路５０の出力信号ｏｕｔは低電位側電源
Ｖssレベルになる。

【０１７０】又、前記入力信号ｉｎ１１が中間電圧Ｖb
レベルになり、前記入力信号ｉｎ１２が低電位側電源Ｖ
ssレベルになると、レベルシフト用の電源５３，５４に
よって、入力信号ｉｎ１１が高電位側電源Ｖddレベルの
信号にシフトされ、入力信号ｉｎ１２が中間電圧Ｖb レ
ベルの信号にシフトされる。そして、そのシフトされた
信号がそれぞれ第１のＮＡＮＤ回路５１に入力される。
又、第２のＮＡＮＤ回路５２には、中間電圧Ｖb レベル
の入力信号ｉｎ１１と、低電位側電源Ｖssレベルの入力
信号ｉｎ１２が入力される。

【０１７１】すると、第１のＮＡＮＤ回路５１の出力信
号、即ちノードＮ１の電位が高電位側電源Ｖddレベルに
なり、第２のＮＡＮＤ回路５２の出力信号、即ちノード
Ｎ２の電位が中間電圧Ｖb レベルになる。こうして、ノ
ードＮ１の電位が高電位側電源Ｖddレベルになり、ノー
ドＮ２の電位が中間電圧Ｖb レベルになると、ＣＭＯＳ
インバータ回路１１は第２の実施の形態と同様に動作
し、ＮＡＮＤ回路５０の出力信号ｏｕｔは高電位側電源
Ｖddレベルになる。

【０１７２】又、前記入力信号ｉｎ１１が低電位側電源
Ｖssレベルになり、前記入力信号ｉｎ１２が中間電圧Ｖ
b レベルになると、レベルシフト用の電源５３，５４に
よって、入力信号ｉｎ１１が中間電圧Ｖb レベルの信号
にシフトされ、入力信号ｉｎ１２が高電位側電源Ｖddレ
ベルの信号にシフトされる。そして、そのシフトされた
信号がそれぞれ第１のＮＡＮＤ回路５１に入力される。
又、第２のＮＡＮＤ回路５２には、低電位側電源Ｖssレ
ベルの入力信号ｉｎ１１と、中間電圧Ｖb レベルの入力
信号ｉｎ１２が入力される。

【０１７３】すると、第１のＮＡＮＤ回路５１の出力信
号、即ちノードＮ１の電位が高電位側電源Ｖddレベルに
なり、第２のＮＡＮＤ回路５２の出力信号、即ちノード
Ｎ２の電位が中間電圧Ｖb レベルになる。こうして、ノ
ードＮ１の電位が高電位側電源Ｖddレベルになり、ノー
ドＮ２の電位が中間電圧Ｖb レベルになると、ＣＭＯＳ
インバータ回路１１は第２の実施の形態と同様に動作
し、ＮＡＮＤ回路５０の出力信号ｏｕｔは高電位側電源
Ｖddレベルになる。

【０１７４】つまり、本実施の形態のＮＡＮＤ回路５０
では、前記入力信号ｉｎ１１，ｉｎ１２がともに中間電
圧Ｖb レベルになると、その出力信号ｏｕｔが低電位側
電源Ｖssレベルになり、前記入力信号ｉｎ１１，ｉｎ１
２の内で少なくとも一方が低電位側電源Ｖssレベルにな
ると、その出力信号ｏｕｔが高電位側電源Ｖddレベルに
なる。

【０１７５】しかも、この出力回路１０ｂでは、各トラ
ンジスタＴP1，ＴN1のゲートと、ソース・ドレインとの
間において、その耐圧（２．５ボルト）を超える電圧を
印加することなく、電源Ｖdd，Ｖssレベル（０〜５ボル
ト）の範囲でフル振幅動作する出力信号ｏｕｔを出力す
ることができる。

【０１７６】上記したように、本実施の形態では、以下
に示す作用効果を得ることができる。 （１）本実施の形態の出力回路１０ｂでは、第２の実施
の形態と同様に、各トランジスタＴP1，ＴN1のゲート
と、ソース・ドレインとの間において、その耐圧（２．
５ボルト）を超える電圧を印加することなく、電源Ｖd
d，Ｖssレベル（０〜５ボルト）の範囲でフル振幅動作
する出力信号ｏｕｔが出力される。つまり、この出力回
路１０ｂでは、各トランジスタＴP1，ＴN1の耐圧を上げ
ることなく、各トランジスタＴP1，ＴN1の耐圧を超える
振幅の出力信号ｏｕｔを出力することができる。

【０１７７】（第８の実施の形態）以下、本発明を具体
化した第８の実施の形態を図１０に従って説明する。
尚、本実施の形態では、図４に示す第２の実施の形態の
出力回路１０ａを本実施の形態におけるオペアンプ回路
６０の出力段に備えている。従って、第２の実施の形態
と同様の構成については同一の符号を付して、その詳細
な説明を省略する。

【０１７８】図１０は、本実施の形態のオペアンプ回路
６０を示す。オペアンプ回路６０は、入力回路６１及び
前記出力回路１０ａとから構成される。入力回路６１
は、ＰＭＯＳトランジスタＴP25 ，ＴP26 、ＮＭＯＳト
ランジスタＴN24 〜ＴN28 、及び抵抗Ｒ３〜Ｒ５とから
なる。

【０１７９】ＮＭＯＳトランジスタＴN24 ，ＴN25 は互
いのソースが接続されるとともに、そのソースにはＮＭ
ＯＳトランジスタＴN26 を介して低電位側電源Ｖssが供
給される。ＮＭＯＳトランジスタＴN26 ，ＴN27 はカレ
ントミラー回路６２を構成すべく、互いのゲートが接続
されるとともに、そのゲートがＮＭＯＳトランジスタＴ
N27 のゲートに接続される。ＮＭＯＳトランジスタＴN2
7 のドレインには抵抗Ｒ３を介して高電位側電源Ｖddが
供給され、そのソースには低電位側電源Ｖssが供給され
る。そして、ＮＭＯＳトランジスタＴN26 ，ＴN27 及び
抵抗Ｒ３は定電流源を構成している。

【０１８０】前記ＮＭＯＳトランジスタＴN24 のドレイ
ンには、ＮＭＯＳトランジスタＴN28 及びＰＭＯＳトラ
ンジスタＴP25 を介して高電位側電源Ｖddが供給され
る。ＮＭＯＳトランジスタＴN28 のゲートには中間電圧
Ｖb が供給される。

【０１８１】ＰＭＯＳトランジスタＴP25 ，ＴP26 はカ
レントミラー回路６３を構成すべく、互いのゲートが接
続されるとともに、そのゲートがＰＭＯＳトランジスタ
ＴP25 のドレインに接続される。ＰＭＯＳトランジスタ
ＴP26 のソースには高電位側電源Ｖddが供給され、その
ドレインには抵抗Ｒ４を介して中間電圧Ｖb が供給され
る。

【０１８２】又、前記ＮＭＯＳトランジスタＴN25 のド
レインには抵抗Ｒ５を介して中間電圧Ｖb が供給され
る。このＮＭＯＳトランジスタＴN25 のゲートはオペア
ンプ回路６０の非反転入力端子であって、該ゲートには
中間電圧Ｖb レベルと低電位側電源Ｖssレベルとの間で
変化する入力信号ｉｎ２１が入力される。又、前記ＮＭ
ＯＳトランジスタＴN24 のゲートはオペアンプ回路６０
の反転入力端子であって、該ゲートには中間電圧Ｖb レ
ベルと低電位側電源Ｖssレベルとの間で変化する入力信
号ｉｎ２２が入力される。

【０１８３】そして、前記ＰＭＯＳトランジスタＴP26
と抵抗Ｒ４との間のノードＮ１１は、前記出力回路１０
ａを構成する第１のインバータ回路１５の入力端子に接
続される。つまり、ノードＮ１１の電位が前記第１の入
力信号ｉｎ１として第１のインバータ回路１５に入力さ
れる。又、前記ＮＭＯＳトランジスタＴN25 と抵抗Ｒ５
との間のノードＮ１２は、前記出力回路１０ａを構成す
る第２のインバータ回路１６の入力端子に接続される。
つまり、ノードＮ１２の電位が前記第２の入力信号ｉｎ
２として第２のインバータ回路１６に入力される。

【０１８４】尚、前記抵抗Ｒ４，Ｒ５は、ノードＮ１
１，Ｎ１２間の電位差を中間電圧Ｖbレベル（２．５ボ
ルト）に維持するものである。つまり、ノードＮ１１の
電位が高電位側電源Ｖddレベル近傍まで上昇すると、ノ
ードＮ１２の電位が中間電圧Ｖb レベル近傍まで上昇す
る。一方、ノードＮ１２の電位が低電位側電源Ｖssレベ
ル近傍まで下降すると、ノードＮ１１の電位が中間電圧
Ｖb レベル近傍まで下降する。

【０１８５】このように構成されたオペアンプ回路６０
では、反転入力端子に入力される入力信号ｉｎ２２のレ
ベルが、非反転入力端子に入力される入力信号ｉｎ２１
のレベルより相対的に高くなると、ＮＭＯＳトランジス
タＴN24 の電流駆動能力がＮＭＯＳトランジスタＴN25
の電流駆動能力より高くなる。すると、ＮＭＯＳトラン
ジスタＴN28 のソース電位が下降し、該トランジスタＴ
N28 の電流駆動能力が高められる。このＮＭＯＳトラン
ジスタＴN28 の電流駆動能力が高められると、ＰＭＯＳ
トランジスタＴP25 のドレイン電流、即ちＰＭＯＳトラ
ンジスタＴP26のドレイン電流が増加する。

【０１８６】又、言い換えれば、非反転入力端子に入力
される入力信号ｉｎ２１のレベルが、反転入力端子に入
力される入力信号ｉｎ２２のレベルより相対的に低くな
るため、ＮＭＯＳトランジスタＴN25 の電流駆動能力が
抑えられる。すると、ＮＭＯＳトランジスタＴN25 のド
レイン電流が減少する。

【０１８７】そして、このように動作することで、ノー
ドＮ１１の電位、即ち前記第１の入力信号ｉｎ１が高電
位側電源Ｖddレベル近傍まで上昇し、ノードＮ１２の電
位、即ち前記第２の入力信号ｉｎ２が中間電圧Ｖb レベ
ル近傍まで上昇する。こうして、第１の入力信号ｉｎ１
が高電位側電源Ｖddレベル近傍まで上昇し、第２の入力
信号ｉｎ２が中間電圧Ｖb レベル近傍まで上昇すると、
前記出力回路１０ａは第２の実施の形態と同様に動作
し、その出力信号ｏｕｔは低電位側電源Ｖssレベル近傍
まで下降する。

【０１８８】一方、反転入力端子に入力される入力信号
ｉｎ２２のレベルが、非反転入力端子に入力される入力
信号ｉｎ２１のレベルより相対的に低くなると、ＮＭＯ
ＳトランジスタＴN24 の電流駆動能力がＮＭＯＳトラン
ジスタＴN25 の電流駆動能力より低くなる。すると、Ｎ
ＭＯＳトランジスタＴN24 の電流駆動能力の低下に伴っ
て、ＮＭＯＳトランジスタＴN28 の電流駆動能力が抑え
られる。このＮＭＯＳトランジスタＴN28 の電流駆動能
力が抑えられると、ＰＭＯＳトランジスタＴP25 のドレ
イン電流、即ちＰＭＯＳトランジスタＴP26 のドレイン
電流が減少する。

【０１８９】又、言い換えれば、非反転入力端子に入力
される入力信号ｉｎ２１のレベルが、反転入力端子に入
力される入力信号ｉｎ２２のレベルより相対的に高くな
るため、ＮＭＯＳトランジスタＴN25 の電流駆動能力が
高められる。すると、ＮＭＯＳトランジスタＴN25 のド
レイン電流が増加する。

【０１９０】そして、このように動作することで、ノー
ドＮ１１の電位、即ち前記第１の入力信号ｉｎ１が中間
電圧Ｖb レベル近傍まで下降し、ノードＮ１２の電位、
即ち前記第２の入力信号ｉｎ２が低電位側電源Ｖssレベ
ル近傍まで下降する。こうして、第１の入力信号ｉｎ１
が中間電圧Ｖb レベル近傍まで下降し、第２の入力信号
ｉｎ２が低電位側電源Ｖssレベル近傍まで下降すると、
前記出力回路１０ａは第２の実施の形態と同様に動作
し、その出力信号ｏｕｔは高電位側電源Ｖddレベル近傍
まで上昇する。

【０１９１】しかも、この出力回路１０ａでは、前記第
２の実施の形態と同様に、各トランジスタＴP1，ＴN1の
ゲートと、ソース・ドレインとの間において、その耐圧
（２．５ボルト）を超える電圧を印加することなく、電
源Ｖdd，Ｖssレベル（０〜５ボルト）の範囲でフル振幅
動作する出力信号ｏｕｔを出力することができる。

【０１９２】上記したように、本実施の形態では、以下
に示す作用効果を得ることができる。 （１）本実施の形態の出力回路１０ａでは、第２の実施
の形態と同様に、各トランジスタＴP1，ＴN1のゲート
と、ソース・ドレインとの間において、その耐圧（２．
５ボルト）を超える電圧を印加することなく、電源Ｖd
d，Ｖssレベル（０〜５ボルト）の範囲でフル振幅動作
する出力信号ｏｕｔが出力される。つまり、この出力回
路１０ａでは、各トランジスタＴP1，ＴN1の耐圧を上げ
ることなく、各トランジスタＴP1，ＴN1の耐圧を超える
振幅の出力信号ｏｕｔを出力することができる。

【０１９３】尚、本発明の実施の形態は以下のように変
更してもよい。○上記各実施の形態では、ＣＭＯＳイン
バータ回路１１の入力端子、即ち両ト ランジスタＴP1，ＴN1のゲートに対して、電源Ｖdd，Ｖ
ssの中間レベルで一定の中間電圧Ｖb を供給するように
したが、その中間電圧Ｖb の電圧値が、高電位側電源Ｖ
ddレベルからＰＭＯＳトランジスタＴP1のしきい値だけ
低い電圧と、低電位側電源ＶssレベルからＮＭＯＳトラ
ンジスタＴN1のしきい値だけ高い電圧との間であれば一
定又は変動していてもよい。

【０１９４】○上記第３〜第６及び第８の実施の形態で
は、図４に示す第２の実施の形態の出力回路１０ａを使
用したが、図２に示す第１の実施の形態の出力回路１０
を使用してもよい。

【０１９５】○上記各実施の形態では、両トランジスタ
ＴP1，ＴN1のソース間、即ちノードＮ１，Ｎ２間に大き
な電位差が生じないようにするために、図３に示すよう
に出力信号ｏｕｔの立ち上がり時において、ノードＮ２
の電位を上昇させるタイミングをノードＮ１の電位を上
昇させるタイミングより早くし、出力信号ｏｕｔの立ち
下がり時において、ノードＮ２の電位を下降させるタイ
ミングをノードＮ１の電位を下降させるタイミングより
遅くしたが、ノードＮ１，Ｎ２の電位を同時に変化する
ようにしてもよい。

【０１９６】○上記第６の実施の形態では、遅延回路４
０をインバータ回路３２と、抵抗及び容量よりなる積分
回路３９とから構成したが、この構成に限定されるもの
ではない。例えば、インバータ回路を複数個直列に接続
して遅延回路を構成してもよい。

【０１９７】

【発明の効果】以上詳述したように、本発明によれば、
ＣＭＯＳインバータ回路からなる出力回路において、Ｍ
ＯＳトランジスタの耐圧を超える振幅の出力信号を出力
し得る出力回路、及び、その出力回路を備えたレベルコ
ンバータ回路、論理回路、オペアンプ回路を提供するこ
とができる。

【図面の簡単な説明】

【図１】 本発明の原理説明図である。

【図２】 第１の実施の形態における出力回路を示す回
路図である。

【図３】 第１の実施の形態における出力回路の動作を
示す波形図である。

【図４】 第２の実施の形態における出力回路を示す回
路図である。

【図５】 第３の実施の形態におけるレベルコンバータ
回路を示す回路図である。

【図６】 第４の実施の形態におけるレベルコンバータ
回路を示す回路図である。

【図７】 第５の実施の形態におけるレベルコンバータ
回路を示す回路図である。

【図８】 第６の実施の形態におけるレベルコンバータ
回路を示す回路図である。

【図９】 第７の実施の形態におけるＮＡＮＤ回路を示
す回路図である。

【図１０】 第８の実施の形態におけるオペアンプ回路
を示す回路図である。

【符号の説明】

１ ＣＭＯＳインバータ回路 ２ 電位制御回路 ＴP ＰＭＯＳトランジスタ ＴN ＮＭＯＳトランジスタ Ｖ１ 外部電源としての高電位側電源 Ｖ２ 外部電源としての低電位側電源 Ｖ３ 基準電圧 ｉｎ 入力信号 ｏｕｔ 出力信号

Claims (12)

【特許請求の範囲】
1. 【請求項１】 ＣＭＯＳインバータ回路から構成され、
   ２値化された入力信号に基づいて外部電源レベルで変化
   する出力信号を出力する出力回路であって、 高電位側電源レベルからＰＭＯＳトランジスタのしきい
   値だけ低い電圧と、低電位側電源レベルからＮＭＯＳト
   ランジスタのしきい値だけ高い電圧との間の電圧を基準
   電圧として各トランジスタのゲートに供給し、前記入力
   信号が第１のレベルになると、両トランジスタのソース
   電位を同期して上昇させて、ＰＭＯＳトランジスタのソ
   ース電位を高電位側電源レベルとするとともに、ＮＭＯ
   Ｓトランジスタのゲート・ソース間電圧をそのしきい値
   より低くし、前記入力信号が第２のレベルになると、両
   トランジスタのソース電位を同期して下降させて、ＮＭ
   ＯＳトランジスタのソース電位を低電位側電源レベルと
   するとともに、ＰＭＯＳトランジスタのゲート・ソース
   間電圧をそのしきい値より低くする電位制御回路を備え
   たことを特徴とする出力回路。
2. 【請求項２】 請求項１に記載の出力回路において、 前記電位制御回路は、 高電位側電源レベルからＰＭＯＳトランジスタのしきい
   値だけ低い電圧と、低電位側電源レベルからＮＭＯＳト
   ランジスタのしきい値だけ高い電圧との間の定電圧を基
   準電圧として各トランジスタのゲートに供給する基準電
   圧発生回路と、 前記入力信号が第１のレベルになると、両トランジスタ
   のソース電位を同期して上昇させて、ＰＭＯＳトランジ
   スタのソース電位を高電位側電源レベルとするととも
   に、ＮＭＯＳトランジスタのゲート・ソース間電圧をそ
   のしきい値より低くし、前記入力信号が第２のレベルに
   なると、両トランジスタのソース電位を同期して下降さ
   せて、ＮＭＯＳトランジスタのソース電位を低電位側電
   源レベルとするとともに、ＰＭＯＳトランジスタのゲー
   ト・ソース間電圧をそのしきい値より低くするソース電
   位制御回路とから構成したことを特徴とする出力回路。
3. 【請求項３】 請求項２に記載の出力回路において、 前記ソース電位制御回路は、 前記ＰＭＯＳトランジスタのソースと高電位側電源との
   間に介在され、そのゲートに高電位側電源レベルと前記
   基準電圧レベルとの間で変化する第１の入力信号が入力
   されるＮＭＯＳトランジスタよりなる第１のソースフォ
   ロワ回路と、 前記ＮＭＯＳトランジスタのソースと低電位側電源との
   間に介在され、そのゲートに前記第１の入力信号と同期
   して同方向に変化し、かつ前記基準電圧レベルと低電位
   側電源レベルとの間で変化する第２の入力信号が入力さ
   れるＰＭＯＳトランジスタよりなる第２のソースフォロ
   ワ回路とから構成したことを特徴とする出力回路。
4. 【請求項４】 請求項２に記載の出力回路において、 前記ソース電位制御回路は、 動作電源として高電位側電源と前記基準電圧レベルの電
   源とが供給され、その入力端子に高電位側電源レベルと
   前記基準電圧レベルとの間で変化する第１の入力信号が
   入力されるとともに、その入力信号に基づいた出力信号
   を前記ＰＭＯＳトランジスタのソースに供給する第１の
   インバータ回路と、 動作電源として前記基準電圧レベルの電源と低電位側電
   源とが供給され、その入力端子に前記第１の入力信号と
   同期して同方向に変化し、かつ前記基準電圧レベルと低
   電位側電源レベルとの間で変化する第２の入力信号が入
   力されるとともに、その入力信号に基づいた出力信号を
   前記ＮＭＯＳトランジスタのソースに供給する第２のイ
   ンバータ回路とから構成したことを特徴とする出力回
   路。
5. 【請求項５】 請求項２に記載の出力回路において、 前記ソース電位制御回路は、前記出力信号の立ち上げ時
   においては、前記ＮＭＯＳトランジスタのソース電位を
   変化させるタイミングを、前記ＰＭＯＳトランジスタの
   ソース電位を変化させるタイミングより早くし、前記出
   力信号の立ち下げ時においては、前記ＮＭＯＳトランジ
   スタのソース電位を変化させるタイミングを、前記ＰＭ
   ＯＳトランジスタのソース電位を変化させるタイミング
   より遅くしたことを特徴とする出力回路。
6. 【請求項６】 請求項３又は４に記載の出力回路と、 入力信号を前記第１の入力信号とその第１の入力信号と
   同期して同方向に変化する第２の入力信号に変換し、そ
   の変換した第１及び第２の入力信号を前記出力回路に出
   力する入力信号変換回路とを備えたことを特徴とするレ
   ベルコンバータ回路。
7. 【請求項７】 請求項６に記載のレベルコンバータ回路
   において、 前記入力信号変換回路は、 高電位側電源と前記基準電圧レベルの電源との間に第１
   のカレントミラー回路と抵抗を直列に接続するととも
   に、前記入力信号に基づいて第１のカレントミラー回路
   を活性状態又は非活性状態に切り替える第１のスイッチ
   回路から構成し、第１のカレントミラー回路と抵抗との
   接続点から前記第１の入力信号を前記出力回路に出力す
   る第１の入力信号変換回路部と、 前記基準電圧レベルの電源と低電位側電源との間に第２
   のカレントミラー回路と抵抗を直列に接続するととも
   に、前記入力信号に基づいて第２のカレントミラー回路
   を活性状態又は非活性状態に切り替える第２のスイッチ
   回路から構成し、第２のカレントミラー回路と抵抗との
   接続点から前記第１の入力信号と同期して同方向に変化
   する前記第２の入力信号を前記出力回路に出力する第２
   の入力信号変換回路部とからなることを特徴とするレベ
   ルコンバータ回路。
8. 【請求項８】 請求項６に記載のレベルコンバータ回路
   において、 前記入力信号変換回路は、 高電位側電源と前記基準電圧レベルの電源との間に第１
   及び第３のカレントミラー回路を直列に接続するととも
   に、前記入力信号に基づいて第１のカレントミラー回路
   を活性状態又は非活性状態に切り替える第１のスイッチ
   回路と、前記入力信号に基づいて第３のカレントミラー
   回路を前記第１のカレントミラー回路に対して相補動作
   させる第３のスイッチ回路とから構成し、両カレントミ
   ラー回路の接続点から前記第１の入力信号を前記出力回
   路に出力する第１の入力信号変換回路部と、 前記基準電圧レベルの電源と低電位側電源との間に第２
   及び第４のカレントミラー回路を直列に接続するととも
   に、前記入力信号に基づいて第２のカレントミラー回路
   を活性状態又は非活性状態に切り替える第２のスイッチ
   回路と、前記入力信号に基づいて第４のカレントミラー
   回路を前記第２のカレントミラー回路に対して相補動作
   させる第４のスイッチ回路とから構成し、両カレントミ
   ラー回路の接続点から前記第１の入力信号と同期して同
   方向に変化する前記第２の入力信号を前記出力回路に出
   力する第２の入力信号変換回路部とからなることを特徴
   とするレベルコンバータ回路。
9. 【請求項９】 請求項６に記載のレベルコンバータ回路
   において、 前記入力信号は、前記基準電圧レベルと低電位側電源レ
   ベルとの間で変化する信号であって、 前記入力信号変換回路は、 高電位側電源と前記基準電圧レベルの電源との間に第１
   及び第３のカレントミラー回路を直列に接続するととも
   に、前記入力信号に基づいて第１のカレントミラー回路
   を活性状態又は非活性状態に切り替える第１のスイッチ
   回路と、前記入力信号に基づいて第３のカレントミラー
   回路を前記第１のカレントミラー回路に対して相補動作
   させる第３のスイッチ回路とから構成し、両カレントミ
   ラー回路の接続点から前記第１の入力信号を前記出力回
   路に出力する第１の入力信号変換回路部と、 前記入力信号を前記第１の入力信号と同期して同方向に
   変化する前記第２の入力信号として前記出力回路に出力
   する第２の入力信号変換回路部とからなることを特徴と
   するレベルコンバータ回路。
10. 【請求項１０】 請求項６に記載のレベルコンバータ回
    路において、 前記入力信号変換回路は、 前記第１の入力信号レベルを高電位側電源レベルに切り
    替える第１のカレントミラー回路と、前記第１の入力信
    号レベルを前記基準電圧レベルに切り替える第３のカレ
    ントミラー回路と、前記第１の入力信号のレベルを前記
    入力信号が変化するまで維持する第１のラッチ回路と、
    第１のカレントミラー回路を活性状態又は非活性状態に
    切り替える第１のスイッチ回路と、第１のカレントミラ
    ー回路に対して第３のカレントミラー回路を相補動作さ
    せる第３のスイッチ回路とから構成した第１の入力信号
    変換回路部と、 前記第２の入力信号レベルを前記基準電圧レベルに切り
    替える第２のカレントミラー回路と、前記第２の入力信
    号レベルを低電位側電源に切り替える第４のカレントミ
    ラー回路と、前記第２の入力信号のレベルを前記入力信
    号が変化するまで維持する第２のラッチ回路と、第２の
    カレントミラー回路を活性状態又は非活性状態に切り替
    える第２のスイッチ回路と、第４のカレントミラー回路
    に対して第４のカレントミラー回路を相補動作させる第
    ４のスイッチ回路とから構成した第２の入力信号変換回
    路部と、 前記入力信号をワンショットパルス信号に変換し、第１
    及び第２のスイッチ回路を介して第１及び第２のカレン
    トミラー回路を同期して所定時間だけ活性化させるとと
    もに、第３及び第４のスイッチ回路を介して第３及び第
    ４のカレントミラー回路を同期して所定時間だけ活性化
    させるワンショット回路とからなることを特徴とするレ
    ベルコンバータ回路。
11. 【請求項１１】 請求項１〜５のいずれかに記載の出力
    回路を、その出力段に備えたことを特徴とする論理回
    路。
12. 【請求項１２】 請求項１〜５のいずれかに記載の出力
    回路を、その出力段に備えたことを特徴とするオペアン
    プ回路。