JPH09246945A

JPH09246945A - 出力レベル変換回路

Info

Publication number: JPH09246945A
Application number: JP8057100A
Authority: JP
Inventors: Takahiro Hatano; 孝裕羽田野; Yasuyuki Matsutani; 康之松谷
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1996-03-14
Filing date: 1996-03-14
Publication date: 1997-09-19

Abstract

(57)【要約】【課題】低電圧および高電圧の２つの電源を用いて、
低電位から高電位までを振幅とする信号にレベル変換を
行い、かつ、使用する素子の耐圧以上の高レベル高電位
への変換を可能とすることである。【解決手段】ラッチ回路を構成する第１，第２のＰＭ
ＯＳトランジスタ１３，１９およびＮＭＯＳトランジス
タ１８，２４の各素子に対し、第１〜第１２のダイオー
ド１７，１６，１５，１４，２３，２２，２１，２０，
２５，２６，２７，２８を挿入して各素子に印加される
電圧が分圧されるようにした構成を特徴としている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、低電圧および高電圧の
２つの電源を用いる回路で、低電位から低レベル高電位
までを振幅とする信号を、低電位から高レベル高電位ま
でを振幅とする信号にレベル変換する回路に係り、高レ
ベル高電位として、構成する素子の耐圧より高いレベル
のものを使用できる出力レベル変換回路に関するもので
ある。

【０００２】

【従来の技術】従来、低電圧および高電圧の２つの電源
を用いて低電位と低レベル高電位との間の低レベル信号
から低電位と高レベル高電位との間の高レベル信号への
レベル変換を行う回路は、相補の低レベル信号を入力と
する高電源電圧で駆動されたラッチ回路を用いて構成さ
れてきた。

【０００３】図３は、従来の出力レベル変換回路の構成
の一例を示す回路図である。図３において、高電位電源
端子は、使用する２つの電源レベルの高低に応じて、高
レベル高電位電源端子１，３と、低レベル高電位電源端
子６０とに分けられる。第１のインバータ１１の高電位
側は低レベル高電位電源端子６０に接続され、低電位側
は低電位電源端子６１に接続され、入力は入力端子５に
接続される。第２のインバータ１２の高電位側は低レベ
ル高電位電源端子６０に接続され、低電位側は低電位電
源端子６１に接続され、入力は第１のインバータ１１の
出力に接続される。

【０００４】第１のＮＭＯＳトランジスタ５４のゲート
は第１のインバータ１１の出力に接続され、ソースは低
電位電源端子２に接続される。第２のＮＭＯＳトランジ
スタ５５のゲートは第２のインバータ１２の出力に接続
され、ソースは低電位電源端子２に接続される。第１の
ＰＭＯＳトランジスタ５２のゲートは第２のＰＭＯＳト
ランジスタ５３および第２のＮＭＯＳトランジスタ５５
のドレインに接続され、ソースは高レベル高電位電源端
子１に接続され、ドレインは第１のＮＭＯＳトランジス
タ５４のドレインおよび第２のＰＭＯＳトランジスタ５
３のゲートに接続される。

【０００５】第２のＰＭＯＳトランジスタ５３のゲート
は第１のＰＭＯＳトランジスタ５２および第１のＮＭＯ
Ｓトランジスタ５４のドレインに接続され、ソースは高
レベル高電位電源端子１に接続されドレインは第２のＮ
ＭＯＳトランジスタ５５のドレインおよび第１のＰＭＯ
Ｓトランジスタ５２のゲートに接続される。

【０００６】そして、第１，第２のＰＭＯＳトランジス
タ５２，５３および第１，第２のＮＭＯＳトランジスタ
５４，５５によってラッチ回路が構成されている。

【０００７】第３のＰＭＯＳトランジスタ５６のゲート
は第１のＰＭＯＳトランジスタ５２のゲートおよび第２
のＰＭＯＳトランジスタ５３、第２のＮＭＯＳトランジ
スタ５５のドレインに接続され、ソースは高レベル高電
位電源端子３に接続され、ドレインは出力端子７に接続
される。第３のＮＭＯＳトランジスタ５７のゲートは第
１のＰＭＯＳトランジスタ５２のゲートおよび第２のＰ
ＭＯＳトランジスタ５３、第２のＮＭＯＳトランジスタ
５５のドレインに接続され、ソースは低電位電源端子４
に接続され、ドレインは出力端子７に接続される。

【０００８】この出力レベル変換回路は、低電位電源端
子６１に与えられるレベル（低電位）から低レベル高電
位電源端子６０に与えられるレベル（低レベル高電位）
までを振幅とする低レベル入力信号を、低電位電源端子
６１に与えられるレベル（低電位）から高レベル高電位
電源端子３に与えられるレベル（高レベル高電位）まで
を振幅とする高レベル出力信号に変換する。具体的な回
路動作は次の通りである。

【０００９】入力端子５が低電位のとき、第１のインバ
ータ１１の出力は低レベル高電位になり、第２のインバ
ータ１２の出力は低電位になり、第１のＮＭＯＳトラン
ジスタ５４は導通状態、第２のＮＭＯＳトランジスタ５
５は遮断状態となり、ノード７０の電位は低下しノード
７１の電位は上昇するので、第１のＰＭＯＳトランジス
タ５２は遮断状態に向かい、第２のＰＭＯＳトランジス
タ５３は導通状態に向かう。これによりノード７０は第
１のＮＭＯＳトランジスタ５４により迅速に低電位とな
り、ノード７１は第２のＰＭＯＳトランジスタ５３によ
り迅速に高レベル高電位となる。ノード７１が高レベル
高電位になるため、第３のＰＭＯＳトランジスタ５６は
遮断状態、第３のＮＭＯＳトランジスタ５７は導通状態
となり、出力端子７には低電位の電圧レベルがあらわれ
る。

【００１０】入力端子５が低レベル高電位のとき、第１
のインバータ１１の出力は低電位になり、第２のインバ
ータ１２の出力は低レベル高電位になり、第１のＮＭＯ
Ｓトランジスタ５４は遮断状態、第２のＮＭＯＳトラン
ジスタ５５は導通状態となり、ノード７０の電位は上昇
しノード７１の電位は低下するので、第１のＰＭＯＳト
ランジスタ５２は導通状態に向かい、第２のＰＭＯＳト
ランジスタ５３は遮断状態に向かう。これによりノード
７０は第１のＰＭＯＳトランジスタ５２により迅速に高
レベル高電位となり、ノード７１は第２のＮＭＯＳトラ
ンジスタ５５により迅速に低電位となる。ノード７１が
低電位になるため、第３のＰＭＯＳトランジスタ５６は
導通状態、第３のＮＭＯＳトランジスタ５７は遮断状態
となり、出力端子７には高レベル高電位の電圧レベルあ
らわれる。

【００１１】

【発明が解決しようとする課題】上記出力レベル変換回
路は、第１，第２のＰＭＯＳトランジスタ５２，５３お
よび第１，第２のＮＭＯＳトランジスタ５４，５５によ
り構成したラッチ回路１個により、簡単に低レベル信号
から高レベル信号への変換を実現している。しかしなが
ら上記の回路内では、ノード７０，７１に低電位および
高レベル高電位があらわれるために、ラッチ回路を構成
する５２〜５５のトランジスタおよび最終段を構成する
５６，５７のトランジスタのゲート・ソース間およびソ
ース・ドレイン間に、低電位と高レベル高電位との電位
差すなわち高レベル電源のレベルがそのままかかる。そ
のためこの回路は、使用できる高レベル電源すなわち変
換できる信号レベルの上限が、使用するトランジスタの
耐圧までであるという欠点を持つ。

【００１２】本発明の目的は、低電圧および高電圧の２
つの電源を用いて、低電位から低レベル高電位までを振
幅とする信号を、低電位から高レベル高電位までを振幅
とする信号にレベル変換を行い、かつ使用する素子の耐
圧以上の高レベル高電位への変換を可能とした出力レベ
ル変換回路を提供することである。

【００１３】

【課題を解決するための手段】従来は、低電圧および高
電圧の２つの電源を用いて、低電位から低電圧電源レベ
ル（低レベル高電位）までを振幅とする信号から低電位
から高電圧電源レベル（高レベル高電位）までを振幅と
する信号にレベル変換を行う回路を、ＭＯＳトランジス
タのみで構成していた。ここで用いられるＭＯＳトラン
ジスタのゲート・ソース間、ソース・ドレイン間には、
レベル変換後の信号の最大振幅である低電位レベルと高
電圧電源レベルとの電位差がそのままかかる構造になっ
ているため、ＭＯＳトランジスタの耐圧より高いレベル
の高電圧電源を用いることができなかった。このため、
ＭＯＳトランジスタの耐圧より大きな振幅を持つ信号へ
のレベル変換を行うことはできなかった。

【００１４】本発明は、ＭＯＳトランジスタで構成した
従来のラッチ回路にダイオードまたはトランジスタを組
み入れることで、ＭＯＳトランジスタのゲート・ソース
間、ソース・ドレイン間にかかる電圧レベルの調整を行
い、その耐圧より高いレベルの高電圧電源を用いること
ができ、ＭＯＳトランジスタの耐圧より大きな振幅を持
つ信号への変換を可能としたものである。

【００１５】

【作用】本発明においては、挿入されたダイオードある
いはトランジスタにより各素子にかかる電圧が分圧され
るので、各素子の耐圧よりも高い電位の信号を出力でき
る。

【００１６】

【実施例】以下、本発明の一実施例について説明する。
図１は、その第１の実施例を示す出力レベル変換回路で
ある。電源には低電圧および高電圧の２つの電源を用い
ている。１は高レベル高電位電源端子、２，６１は低電
位電源端子、３は前記高レベル高電位電源素子１とは別
の高レベルの高電位電源端子、４は前記低電位電源素子
２とは別の低電位電源端子、５は入力端子、６０は低電
圧の低レベル高電位電源端子、７は出力端子である。こ
こまでは図３に示した従来例と同じである。

【００１７】入力端子５は第１のインバータ１１の入力
に接続され、第１のインバータ１１の出力は第２のイン
バータ１２の入力に接続される。

【００１８】第１のＮＭＯＳトランジスタ１８のゲート
は第１のインバータ１１の出力に接続され、ソースは低
電位電源端子２に接続される。第２のＮＭＯＳトランジ
スタ２４のゲートは第２のインバータ１２の出力に接続
され、ソースは低電位電源端子２に接続される。

【００１９】第１，第２，第３，第４のダイオード１
７，１６，１５，１４は、カソードを低電位側として順
方向に接続され、第１のダイオード１７のカソードに第
１のＮＭＯＳトランジスタ１８のドレインが接続され
る。第５，第６，第７，第８のダイオード２３，２２，
２１，２０は、カソードを低電位側として順方向に接続
される。第５のダイオード２３のカソードに第２のＮＭ
ＯＳトランジスタ２４のドレインが接続される。第９の
ダイオード２５のカソードと第１０のダイオード２６の
アノードと第１１のダイオード２７のカソードと第１２
のダイオード２８のアノードが接続され、第９のダイオ
ード２５のアノードと第１０のダイオード２６のカソー
ドは、第３のダイオード１５のカソードおよび第２のダ
イオード１６のアノードに接続され、第１１のダイオー
ド２７のアノードと第１２のダイオード２８のカソード
は、第７のダイオード２１のカソードおよび第６のダイ
オード２２のアノードに接続される。

【００２０】第１のＰＭＯＳトランジスタ１３のゲート
は第７のダイオード２１のアノードおよび第８のダイオ
ード２０のカソードに接続され、ソースは高レベル高電
位電源端子１に接続され、ドレインは第４のダイオード
１４のアノードに接続される。第２のＰＭＯＳトランジ
スタ１９のゲートは第３のダイオード１５のアノードお
よび第４のダイオード１４のカソードに接続され、ソー
スは高レベル高電位電源端子１に接続され、ドレインは
第８のダイオード２０のアノードに接続される。

【００２１】第３のＰＭＯＳトランジスタ３３のゲート
は第２のＰＭＯＳトランジスタ１９のドレインおよび第
８のダイオード２０のアノードに接続され、ソースは高
レベル高電位電源端子３に接続される。第４のＰＭＯＳ
トランジスタ３４のゲートは第９のダイオード２５のカ
ソード、第１０のダイオード２６のアノード、第１１の
ダイオード２７のカソード、第１２のダイオード２８の
アノードとに接続され、ソースは第３のＰＭＯＳトラン
ジスタ３３のドレインに接続され、ドレインは出力端子
７に接続される。

【００２２】第３のＮＭＯＳトランジスタ３５のゲート
は第９のダイオード２５のカソード、第１０のダイオー
ド２６のアノード、第１１のダイオード２７のカソー
ド、第１２のダイオード２８のアノードとに接続され、
ドレインは出力端子７に接続される。第４のＮＭＯＳト
ランジスタ３６のゲートは第２のＮＭＯＳトランジスタ
２４のドレインおよび第５のダイオード２３のカソード
に接続され、ソースは低電位電源端子４に接続され、ド
レインは第３のＮＭＯＳトランジスタ３５のソースに接
続される。

【００２３】この出力レベル変換回路の動作は次の通り
である。入力端子５の信号が低レベル高電位のとき、第
１のインバータ１１の出力は低電位、第２のインバータ
１２の出力は低レベル高電位になる。そのため、第１の
ＮＭＯＳトランジスタ１８は遮断状態になり、第２のＮ
ＭＯＳトランジスタ２４は導通状態となり、ノード８１
のレベルが低下する。ノード９０よりノード９１の方が
より早く低いレベルにまで低下するため、第１のＰＭＯ
Ｓトランジスタ１３が導通状態になり、それに伴いノー
ド９０のレベルが上昇するので第２のＰＭＯＳトランジ
スタ１９は遮断状態に向かう。これにより順方向の第
４，第３，第９，第１２，第６，第５のダイオード１
４，１５，２５，２８，２２，２３を通る電流パスが出
来るため、ノード１００はこれらのダイオードの内部抵
抗の比により高レベル高電位と低電位との中間の電位と
なる。また第２のＰＭＯＳトランジスタ１９のゲート電
位を与えるノード９０は、最も高い場合でも高レベル高
電位から上記電流パスにより生じる第４のダイオード１
４での電圧降下分を引いたレベルまでしか上昇しないた
め、第２のＰＭＯＳトランジスタ１９は完全に遮断状態
にはならずリークが生じる。これにより第２のＰＭＯＳ
トランジスタ１９および第８，第７，第６，第５のダイ
オード２０，２１，２２，２３を通る電流パスが出来る
ため、ノード１０１はこれらの抵抗比により決まる電位
となる。この電位が第３のＰＭＯＳトランジスタ３３を
導通状態にする電位まで低下するように、各素子の定数
を決定する。以上により第３のＰＭＯＳトランジスタ３
３は導通状態となり、第４のＰＭＯＳトランジスタ３４
は導通状態となり、第３のＮＭＯＳトランジスタ３５は
第４のＮＭＯＳトランジスタ３６のドレインをノード１
００の電位レベルでクランプするクランプ回路としては
たらき、第４のＮＭＯＳトランジスタ３６は遮断状態と
なるため、出力端子７には高レベル高電位があらわれ
る。

【００２４】また入力端子５の信号が低電位のとき、第
１のインバータ１１の出力は低レベル高電位、第２のイ
ンバータ１２の出力は低電位になる。そのため、第１の
ＮＭＯＳトランジスタ１８は導通状態になり、第２のＮ
ＭＯＳトランジスタ２４は遮断状態となり、ノード８０
のレベルが低下する。ノード９１よりノード９０の方が
より早く低いレベルにまで低下するため、第２のＰＭＯ
Ｓトランジスタ１９が導通状態になり、それに伴いノー
ド９１のレベルが上昇するので第１のＰＭＯＳトランジ
スタ１３は遮断状態に向かう。このときノード１０１は
高レベル高電位まで上昇する。これにより順方向の第
８，第７，第１１，第１０，第２，第１のダイオード２
０，２１，２７，２６，１６，１７を通る電流パスが出
来るため、ノード１００はこれらのダイオードの内部抵
抗の比により高レベル高電位と低電位との中間の電位と
なる。ノード８１を通る電流パスは生じないので、ノー
ド８１はノード１０２と同電位まで上昇する。ここで、
ノード１０２はノード１００の電位に第１１のダイオー
ド２７で生じる電位差分を加えた電位となり、上記の電
流パスを形成する各ダイオードの抵抗が同等とすると、
この電位差は高レベル高電位と低電位との差の６分の１
となるので、その場合はノード８１の電位レベルは高レ
ベル高電位と低電位との電位差の３分の２となる。以上
により第３のＰＭＯＳトランジスタ３３は遮断状態とな
り、第４のＰＭＯＳトランジスタ３４は第３のＰＭＯＳ
トランジスタ３３のドレインをノード１００の電位レベ
ルでクランプするクランプ回路としてはたらき、第３の
ＮＭＯＳトランジスタ３５は導通状態となり、第４のＮ
ＭＯＳトランジスタ３６は導通状態となるため、出力端
子７には低電位レベルがあらわれる。

【００２５】このように、この回路により、低電位から
低レベル高電位までを振幅とする信号から低電位から高
レベル高電位までを振幅とする信号にレベル変換を行う
ことができる。

【００２６】また、この回路の高電圧電源に３Ｖ、低電
圧電源に１Ｖを用いて、１Ｖ振幅の信号を３Ｖ振幅の信
号にレベル変換する場合を考えると、ノード１００には
その中間電位である１．５Ｖがかかり、第１，第２のイ
ンバータ１１，１２を構成するＭＯＳトランジスタのゲ
ート・ソース（Ｇ−Ｓ）間、ソース・ドレイン（Ｓ−
Ｄ）間には１Ｖ、第１，第２のＮＭＯＳトランジスタ１
８，２４のＧ−Ｓ間には１Ｖ、Ｓ−Ｄ間には２Ｖ、第
１，第２のＰＭＯＳトランジスタ１３，１９のＧ−Ｓ間
には４／３Ｖ、Ｓ−Ｄ間には２／３Ｖ、すべてのダイオ
ードのアノード・カソード間には０．５Ｖ、第３のＰＭ
ＯＳトランジスタ３３のＧ−Ｓ間には２／３Ｖ、Ｓ−Ｄ
間には１．５Ｖ、第４のＰＭＯＳトランジスタ３４のＧ
−Ｓ間には１．５Ｖ、Ｓ−Ｄ間には１．５Ｖ、第３のＮ
ＭＯＳトランジスタ３５のＧ−Ｓ間には１．５Ｖ、Ｓ−
Ｄ間には１．５Ｖ、第４のＮＭＯＳトランジスタ３６の
Ｇ−Ｓ間には２Ｖ、Ｓ−Ｄ間には１．５Ｖがそれぞれ最
大でかかることになるため、素子に必要な耐圧は２Ｖで
よい。このように、図１の出力レベル変換回路により、
耐圧が２Ｖの素子を用いて信号振幅が３Ｖまでの信号へ
のレベル変換を行うことが可能である。

【００２７】図２は、本発明の第２の実施例を示す出力
レベル変換回路である。第１の実施例と異なるところ
は、第１から第１２のダイオード１７，１６，１５，１
４，２３，２２，２１，２０，２５，２６，２７，２８
を、ゲートとドレインを短絡したＭＯＳトランジスタ１
１７，１１６，１１５，１１４，１２３，１２２，１２
１，１２０，１２５，１２６，１２７，１２８で置き換
えたものである。ここで置き換えるＭＯＳトランジスタ
はＰ型でもＮ型でもよい。図はすべてＮＭＯＳトランジ
スタで置き換えた例である。回路の動作は実施例１の場
合と同等である。

【００２８】

【発明の効果】以上のように、本発明の出力レベル変換
回路は、ラッチ回路を構成する各素子にかかる電圧を分
圧して、該各素子の耐圧より高い電位を出力するための
ダイオード、あるいはトランジスタを挿入したので、低
電位から低レベル高電位までを振幅とする信号を、低電
位から高レベル高電位までを振幅とする信号に変換する
ことができ、かつ構成する素子の耐圧より高いレベルの
高電圧電源を用いた低電位から高レベル高電位までの振
幅を持つ信号へのレベル変換が可能であるという利点を
有する。

【００２９】例えば、３Ｖと１Ｖの２つの電源を用い
て、１Ｖ振幅の信号を３Ｖ振幅の信号にレベル変換する
場合、図１の回路を例にとると、ノード１００の電位は
中間電位である１．５Ｖとなり、第１，第２のインバー
タ１１，１２を構成するＭＯＳトランジスタのゲート・
ソース（Ｇ−Ｓ）間、ソース・ドレイン（Ｓ−Ｄ）間に
は１Ｖ、第１，第２のＮＭＯＳトランジスタ１８，２４
のＧ−Ｓ間には１Ｖ、Ｓ−Ｄ間には２Ｖ、第１，第２の
ＰＭＯＳトランジスタ１３，１９のＧ−Ｓ間には４／３
Ｖ、Ｓ−Ｄ間には２／３Ｖ、すべてのダイオードのアノ
ード・カソード間には０．５Ｖ、第３のＰＭＯＳトラン
ジスタ３３のＧ−Ｓ間には２／３Ｖ、Ｓ−Ｄ間には１．
５Ｖ、第４のＰＭＯＳトランジスタ３４のＧ−Ｓ間には
１．５Ｖ、Ｓ−Ｄ間には１．５Ｖ、第３のＮＭＯＳトラ
ンジスタ３５のＧ−Ｓ間には１．５Ｖ、Ｓ−Ｄ間には
１．５Ｖ、第４のＮＭＯＳトランジスタ３６のＧ−Ｓ間
には２Ｖ、Ｓ−Ｄ間には１．５Ｖがそれぞれ最大でかか
るので、２Ｖが構成する素子に必要な耐圧である。この
ように、耐圧が２Ｖである素子を用いて振幅が３Ｖとい
う耐圧より高いレベルの信号への変換を行うことが可能
であるという利点を有する。

【図面の簡単な説明】

【図１】本発明の第１の実施例の出力レベル変換回路の
具体的な回路図である。

【図２】本発明の第２の実施例の出力レベル変換回路の
具体的な回路図である。

【図３】従来の出力レベル変換回路の具体的な回路図で
ある。

【符号の説明】

１高レベル高電位電源端子２低電位電源端子３高レベル高電位電源端子４低電位電源端子５入力端子７出力端子１１インバータ１２インバータ１３ＰＭＯＳトランジスタ１４〜１７ダイオード１８ＮＭＯＳトランジスタ１９ＰＭＯＳトランジスタ２０〜２３ダイオード２４ＮＭＯＳトランジスタ２５〜２８ダイオード３３ＰＭＯＳトランジスタ３４ＰＭＯＳトランジスタ３５ＮＭＯＳトランジスタ３６ＮＭＯＳトランジスタ５２ＰＭＯＳトランジスタ５３ＰＭＯＳトランジスタ５４ＮＭＯＳトランジスタ５５ＮＭＯＳトランジスタ５６ＰＭＯＳトランジスタ５７ＮＭＯＳトランジスタ６０低レベル高電位電源端子６１低電位電源端子６２低レベル高電位電源端子６３低電位電源端子７０回路中のノード７１回路中のノード８０回路中のノード８１回路中のノード９０回路中のノード９１回路中のノード１００〜１０２回路中のノード１１４〜１１７ＭＯＳトランジスタ１２０〜１２３ＭＯＳトランジスタ１２５〜１２８ＭＯＳトランジスタ

Claims

【特許請求の範囲】

【請求項１】ＭＯＳトランジスタで構成したラッチ回
路を用いた出力レベル変換回路において、前記ラッチ回
路を構成する各素子にかかる電圧を分圧して、該各素子
の耐圧より高い電位を出力するためのダイオード、ある
いはトランジスタを挿入したことを特徴とする出力レベ
ル変換回路。
【請求項２】入力側が入力端子に接続され高電位側が
第１の高電位電源端子に接続され低電位側が低電位電源
端子に接続された第１のインバータと、入力側が第１の
インバータの出力に接続され高電位側が第１の高電位電
源端子に接続され低電位側が低電位電源端子に接続され
た第２のインバータと、ゲートが上記第１のインバータ
の出力に接続されソースが低電位電源端子に接続された
第１のＮＭＯＳトランジスタと、ゲートが上記第２のイ
ンバータの出力に接続されソースが低電位電源端子に接
続された第２のＮＭＯＳトランジスタと、カソードが上
記第１のＮＭＯＳトランジスタのドレインに接続された
第１のダイオードと、カソードが上記第１のダイオード
のアノードに接続された第２のダイオードと、カソード
が上記第２のダイオードのアノードに接続された第３の
ダイオードと、カソードが上記第３のダイオードのアノ
ードに接続された第４のダイオードと、カソードが上記
第２のＮＭＯＳトランジスタのドレインに接続された第
５のダイオードと、カソードが上記第５のダイオードの
アノードに接続された第６のダイオードと、カソードが
上記第６のダイオードのアノードに接続された第７のダ
イオードと、カソードが上記第７のダイオードのアノー
ドに接続された第８のダイオードと、ゲートが上記第７
のダイオードのアノードと第８のダイオードのカソード
に接続されソースが第２の高電位電源端子に接続されド
レインが上記第４のダイオードのアノードに接続された
第１のＰＭＯＳトランジスタと、ゲートが上記第３のダ
イオードのアノードと第４のダイオードのアノードに接
続されソースが第２の高電位電源端子に接続されドレイ
ンが上記第８のダイオードのアノードに接続された第２
のＰＭＯＳトランジスタと、アノードが上記第２のダイ
オードのアノードおよび第３のダイオードのカソードに
接続された第９のダイオードと、カソードが上記第２の
ダイオードのアノードおよび第３のダイオードのカソー
ドに接続された第１０のダイオードと、アノードが上記
第６のダイオードのアノードおよび第７のダイオードの
カソードに接続された第１１のダイオードと、カソード
が上記第６のダイオードのアノードおよび第７のダイオ
ードのカソードに接続された第１２のダイオードと、ゲ
ートが上記第２のＰＭＯＳトランジスタのドレインおよ
び上記第８のダイオードのアノードに接続されソースが
第３の高電位電源端子に接続された第３のＰＭＯＳトラ
ンジスタと、ゲートが上記第９および第１１のダイオー
ドのカソードに接続されると共に上記第１０および第１
２のダイオードのアノードに接続されソースが上記第３
のＰＭＯＳトランジスタのドレインに接続されドレイン
が出力端子に接続された第４のＰＭＯＳトランジスタ
と、ゲートが上記第９および第１１のダイオードのカソ
ードに接続されると共に上記第１０および第１２のダイ
オードのアノードに接続されドレインが出力端子に接続
された第３のＮＭＯＳトランジスタと、ゲートが上記第
２のＮＭＯＳトランジスタのドレインおよび上記第５の
ダイオードのカソードに接続されドレインが上記第３の
ＮＭＯＳトランジスタのソースに接続されソースが上記
と異なる低電位電源端子に接続された第４のＮＭＯＳト
ランジスタとからなり、上記第２および第３の高電位電
源端子には同一の電位を与えて、上記第１の高電位電源
端子には上記第２および第３の高電位電源端子の電位よ
り低い電位を与えることを特徴とする出力レベル変換回
路。
【請求項３】請求項２記載のレベル変換回路におい
て、第１乃至第１２のダイオードをゲートとドレインを
短絡したＭＯＳトランジスタで置き換えたことを特徴と
する出力レベル変換回路。