JP2913095B2 - 電気回路 - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は電圧レベル変換回路に係り、特にトランジス
タ・トランジスタ論理（TTL）信号の相補型金属酸化膜
半導体（CMOS）電圧レベルへの変換に関するものであ
る。 〔従来技術と問題点〕 CMOS（集積回路）装置とTTL回路との間にインタフエ
ースを設けたい場合がしばしば発生する。このようなイ
ンタフエースを設ける場合は、TTL回路の電圧レベルをC
MOS回路で使用可能なレベルに変換することが必要であ
る。 インタフエース回路に関する従来技法は、TTL仕様の
中間点（たとえば、1.3〜1.4ボルト）に設定された基準
電圧を有する比較器回路を含んでいた。他の従来技術の
回路は、TTL仕様点付近のスイツチングしきい値を最大
限に利用するように選択されたトランジスタ・サイズを
有するCMOSインバータ・ステージを含んでいた。 比較器技法の正確度は、使用されている基準電圧の正
確度に依存している。たとえば、基準電圧が数個の入力
バツフア回路で共用されている場合は、この基準電圧に
結合する雑音が諸入力間に干渉をもたらす危険がある。
この比較器回路は入力電圧レベルに関係なくバイアス電
力を消費するので、CMOS対CMOSの回路応用に関してゼロ
電力作動を一般的に提供しない。さらに、この比較回路
は高電力レベルにバイアスされない限り高速作動に十分
適しているものでない。 CMOSインバータ回路は、Ｐチヤネル・トランジスタと
Ｎチヤネル・トランジスタとの間のトランジスタ特性の
関係に依存しているのでプロセス変動の影響を受ける。
２つの異なる装置（ＰチヤネルおよびＮチヤネル）は、
典型的なウエーハ製造プロセスにおいて“追従（トラツ
ク）”すなわち自己補正することがない。このため、典
型的なプロセス変動の範囲および作動環境において正し
い作動を保証し得ない程、スイツチングしきい値が大き
く変化する結果を招くものである。 さらに、インバータしきい値を中間電源からTTLレベ
ルまで下降移動するために必要なサイズ比は、Ｎチャネ
ル装置が回路動作（circuit behavier）を支配し、かつ
Ｎチヤネル・トランジスタのしきい値すなわちコンダク
タンスのすべての変化がそれに従つてスイツチングしき
い値を移動させる程度のものになつていく。 〔発明の目的〕 本発明の目的は、プロセス変動の影響を受けないTTL/
CMOSインタフエース回路を提供することである。 本発明の他の目的は、高速度で作動するCMOS要素のみ
で構成された（ダイオードまたはバイポーラ・トランジ
スタを全然含まない）TTL/CMOSインタフエース回路を提
供することである。 〔発明の概要〕 CMOS要素のみで構成されたTTL/CMOSインタフエース回
路。一導電型のトランジスタで構成された入力利得ステ
ージは、その利得がトランジスタの幾何学的サイズの比
で確立されるように設けられている。本発明の好ましい
実施例においては、入力利得ステージはプロセス関連の
不整合を回避するためＮチヤネル・トランジスタで構成
されている。インバータ・ステージは、前記入力利得ス
テージの出力と最適に作動するように設定されたスイツ
チングしきい値を有している。このインバータ・ステー
ジにおける電圧は、上方電圧限界を供給するため電源電
圧に結合されている。供給電圧の値に近い入力信号に対
するゼロ電力作動を提供するため、入力信号に対する入
力ステージの電流を電源のしきい値電圧以内にカツトす
るためトランジスタが設けられている。本回路は、グラ
ウンドに近い入力信号に対するゼロ電力作動を可能なら
しめるためにも使用することができる。 〔実施例〕 TTL電圧レベルをCMOS電圧レベルに変換するインタフ
エース回路を説明する。以下の説明には、本発明を完全
に理解するために、導電型、電圧レベル、ヒステリシス
・レベル等のような種々の特定の細部について記述して
いる。しかしながら、この分野の技術者にとつては、本
発明はこれらの特定の細部を必要とすることなく実施可
能であることは明らかであろう。また、周知の諸回路に
ついては不必要に本発明を不明瞭なものにしないように
詳述を省いてある。 本発明の実施例は第１図に図説してある。第１図の回
路は、TTL電圧信号（たとえば、VIL＝0.8;VIH＝2.0）を
５ボルトのCMOS電圧レベルに変換するために使用されて
いる。本発明は、プロセス・パラメータの変動による変
動を最低限に抑えてこの変換を行なうことができる。ま
た、ここに記載の回路は、低電力（CMOS）システムに応
用した場合、VIL＝０ボルトおよびVIH＝VCCの入力電圧
レベルに対して全然DC電力を消費しない。本発明の回路
はCMOS装置のみによつて構成され、かつ高速度性能を犠
牲にすることなくプロセスによつて影響を受けない特性
を提供するものである。 再び第１図を参照すると、本発明の回路はＮチヤネル
・トランジスタ11および12から成る入力利得ステージに
よつて構成されている。トランジスタ11のゲートは、ノ
ード51を通して入力信号に結合されている。トランジス
タ11は、アースにソース結合されているとともにトラン
ジスタ12のソースにドレイン結合されている。この入力
ステージの利得は、トランジスタ11とトランジスタ12と
の幾何学的サイズ比によつて設定されている。トランジ
スタ11とトランジスタ12とは共にＮチヤネル・トランジ
スタであるので、プロセス関連不整合はすべてのプロセ
ス変動が自己補正することになるので回避される。 トランジスタ11および12から成る入力ステージの利得
は、トランジスタ11および12のトランスコンダクタンス
の比の平方根で与えられる。本発明の実施例において
は、この利得は約３に設定されている。３という利得
は、利得係数によるスイツチングしきい値変動に対する
この回路の感度を低下させるものである。 第１のインバータ利得ステージの出力は、トランジス
タ12のソースおよびトランジスタ11のドレインから取り
出され、そしてノード18を通して第２のインバータ・ス
テージに結合されている。この第２のインバータ・ステ
ージは、ノード55においてＮチヤネル・トランジスタ16
にドレイン結合されているＰチヤネル・トランジスタ15
から成つている。トランジスタ16のソースはアースに結
合され、トランジスタ15およびトランジスタ16のゲート
はノード18に結合されている。この回路の出力25は、ノ
ード55から取り出されている。このインバータ・ステー
ジのスイツチングしきい値は、第１のステージの出力と
最適に作動するように設定されている。ノード18におけ
る第１のインバータ・ステージの出力は、０ボルトから
電源電圧５ボルトより低い約3 1/2〜４ボルトの範囲で
変化する。この回路構成においては、第１のインバータ
・ステージの出力と最適に作動するように第２のインバ
ータ・ステージを設定するために、第２のインバータ・
ステージはしきい値電圧が出力電圧の約1/2になるよう
に設定されている。したがつて、Ｐトランジスタ15とＮ
トランジスタ16とのサイズ比は、しきい値電圧が約1.8
ボルトになるように設定されている。 第１のインバータ・ステージのトランジスタ12のゲー
トは、ノード17において電源電圧V1に結合されている。
したがつて、トランジスタ12のソースにおける電圧は、
電源電圧V1からしきい値電圧を減じた電圧よりも高い電
圧に上昇することはない。このしきい値電圧は、本発明
においてはバツク・ゲート・エンハンス（back gate en
hanced）されている。したがつて、第２のインバータ・
ステージのスイツチングしきい値は、電源電圧V1からト
ランジスタ12のバツク・ゲート・エンハンスされたしき
い値降下を減じた電圧の半分に等しい値に設定されてい
る。 V1の値に近い入力信号に対するゼロ電力作動を提供す
ることが望ましい。このため、Ｐチヤネル・トランジス
タ13はトランジスタ12にソース結合されているとともに
ノード17において電源V1にドレイン結合されている。Ｐ
チヤネル・トランジスタ13のゲートは、ノード51におい
て入力信号に結合されている。入力電圧19が電源電圧V1
に接近すると、トランジスタ13はオフになつて第１のイ
ンバータ・ステージ内の電流をカツト・オフする。トラ
ンジスタ13は単にスイツチとして作動し、トランジスタ
12および11によつて形成されたインバータの作動に影響
を与えないようにトランジスタ12よりもはるかに大きい
トランスコンダクタンスをもたらすようにサイズ決め可
能である。したがつて、第１のインバータ・ステージの
電圧出力はゼロ・ボルトになり、トランジスタ16を完全
にオフすることによつて第２のステージ内の電流を除去
する。 アース電位に近い入力信号に対するゼロ電力作動を提
供することも望ましい。したがつて、Ｐチヤネル・トラ
ンジスタ14が設けられていて、このトランジスタはノー
ド18にドレイン結合されているとともにノード17を通し
て電源V1にソース結合されている。トランジスタ14のゲ
ートは、ノード55において出力信号に結合されている。
低入力レベル信号がトランジスタ11を流れる電流をカツ
ト・オフしている。トランジスタ12は、ノード18の電圧
をV1からバツク・ゲート・エンハンスされたしきい値を
減じた値に上昇せしめることのみが可能である。しかし
ながら、第１のステージの電圧出力は、電源V1の最大値
までトランジスタ14によつてさらに引き上げられる。こ
れによつてトランジスタ15に対する電流をカツト・オフ
し、第２のインバータ・ステージがゼロ電力モードで作
動することを可能ならしめる。トランジスタ14はフイー
ドバツクを提供し、このインバータが少量ヒステリシス
のスイツチングしきい値ヒステリシスを呈するようにサ
イズ決めされることが可能である。 第２図によると、本発明の代替実施例を図説してい
る。この代替実施例は、８ボルトより高い電源電圧で作
動する回路に対するTTL/CMOSインタフエースを提供する
ために使用されるものである。このような回路は、同一
のダイ上にアナログ回路とデイジタル回路の両者を含む
集積回路に特に使用されている。第２図の回路は第１図
のものと同一の多くの要素を含んでいるが、同様の要素
は第１図と同一の番号で示されている。たとえば入力信
号19は、Ｎチヤネル・トランジスタ11および12から成る
第１のインバータ利得ステージにノード51において結合
されている。この第１のインバータ利得ステージの出力
は、Ｎチヤネル・トランジスタ16にドレイン結合された
Ｐチヤネル・トランジスタ15から成る第２の利得ステー
ジに結合されている。Ｐチヤネル・トランジスタ13およ
び14は、それぞれ電源電圧V1およびアース電位に近い入
力信号に対するゼロ電力における回路の作動を提供する
ものである。第２のインバータ利得ステージの出力は、
Ｎチヤネル・トランジスタ20にドレイン結合されている
Ｐチヤネル・トランジスタ29から成つている第３のイン
バータ利得ステージにノード45を通して結合されてい
る。Ｐチヤネル・トランジスタ29のドレインは、トラン
ジスタ13および14のソースとＮチヤネル・トランジスタ
23のソースとにノード42に結合されている。 Ｎチヤネル・トランジスタ20のソースは、ノード46を
通してアースに結合されている。この第３のインバータ
利得ステージの出力は、トランジスタ29および20のドレ
インから取り出され、Ｐチヤネル・トランジスタ22にド
レイン結合されているＮチヤネル・トランジスタ21から
成つている第４の利得ステージに結合されている。 Ｎチヤネル・トランジスタ21のソースはアースに結合
されている。Ｐチヤネル・トランジスタ22のソースは、
ノード30において第２の電源V2に結合されている。 電源電圧V1は、ノード42にソース結合されているＮチ
ヤネル・トランジスタ23を通してノード42に結合されて
いる。トランジスタ23のゲートは、ノード30において第
２の電源V2に結合されている。この第２の電源は、Ｐチ
ヤネル・トランジスタ28を通して、ノード50にも結合さ
れている。トランジスタ28のゲートは、ノード49におい
て出力OUT−２に結合されている。出力１、すなわちOUT
−１は、トランジスタ28および27のドレイン結合接合部
であるノード50から取り出されている。トランジスタ22
のゲートは、出力ノード50にも結合されている。最後
に、トランジスタ27のゲートは、ノード45において第２
のインバータ・ステージの出力に結合されている。 本発明のこの代替実施例においては、第１の電圧基準
V1は約５ボルトであり、そして第２の電圧基準V2は約10
〜12ボルトである。レベル変換は、トランジスタ27およ
び28並びにトランジスタ21および22によつて提供されて
いる。 Ｎチヤネル・トランジスタ23は、V2の値が低く過ぎる
時に、Ｐチヤネル・トランジスタ13,14,15および29の接
続を電源V1から切り離す。多電源を使用している場合
は、電源供給の順序付けが問題を惹起することが考えら
れる。この回路がＰウエル・プロセスで実施されている
ものと仮定すると、第２の電源V2が低く過ぎる場合に、
電源V1からＰチヤネル・トランジスタ・ソース拡散（ま
たは注入）を通して集積回路の基板への電流経路が生成
されるであろう。トランジスタ23は低V2電圧においてオ
フになることによつてこの電流経路を除去するととも
に、電源V1を各々がトランジスタ23を通して電源V1に結
合されているＰチヤネル・トランジスタ13,14,28および
29から絶縁する。 トランジスタ21および27は、トランジスタ28または22
がオン電位として電圧レベルV2を有した場合にV1より低
い入力電圧によつてレベル変換器の状態を切換えるよう
に選択されたサイズを有している。たとえば、入力信号
19がV1に近似のレベルにある場合は、ノード45における
信号は概ねV1である。このレベルはトランジスタ27をオ
ンに設定し、ノード50をロウ（low）に引き下げ、そし
てＰチヤネル・トランジスタ22をオンにする。これは、
出力OUT−２が概ねV2になり、かつトランジスタ28が完
全にオフになるように、電源V2からノード49への直接経
路を提供する。さらに、ノード50から取られている出力
OUT−１はロウ（low）になる。 入力信号19がロウ（low）である場合は、（第１図の
説明に関して述べたように）ノード45における信号もロ
ウになる。このロウ信号はトランジスタ27をオフに設定
し、トランジスタ20および29から成つている変換器の出
力がハイ（High）信号V1を有するようにＰチヤネル・ト
ランジスタ29をオンに設定する。これはトランジスタ21
をオンに設定し、ノード49をロウに引き下げ、OUT−２
が同じくロウになる結果を招く。ノード49におけるロウ
信号はトランジスタ28をオンに設定し、出力OUT−１が
概ねV2のレベルになり、トランジスタ22をオフに設定す
るように電源V2からノード50への経路を提供する。 トランジスタ27,28,21および22は、スイツチング時を
除き電力を消費しない二安定回路を形成している。トラ
ンジスタ28および22のゲート接続は、定常状態条件にお
いてV2からグラウンドへの直流経路の除去を達成するた
めフイードバツクを提供している。たとえば、トランジ
スタ27がオン、トランジスタ28がオフであると、グラウ
ンドへの経路を除去する。同様に、トランジスタ21がオ
ン、トランジスタ22がオフであると、グラウンドへの前
記経路を除去する。 第２図の代替実施例はさらに、点線57によつて示され
ている接続を行なうことによつて、トランジスタ20およ
び29を使用することなく作動することが可能である。 大量のヒステリシスによる入力スイツチング・レベル
を提供する本発明の代替実施例が第３図に図説してあ
る。この回路は、約0.4ボルトのヒステリシスを有する
スイツチング・レベルを提供している。この回路は、ト
ランジスタ15および16から成る第２のインバータ利得ス
テージにその出力が結合されている第１のインバータ利
得ステージを形成しているトランジスタ11および12を有
する第１図に関して説明したように構成されている。ト
ランジスタ13および14は、それぞれ電圧レベルV1および
グラウンド電位における信号に対して回路のゼロ電力作
動を提供する。 第３図の回路に付加されている構成品は、Ｎチヤネル
・トランジスタ38および39と、Ｐチヤネル・トランジス
タ37とである。トランジスタ39は、ノード52を通して入
力電圧V2にドレイン結合されているとともに、ノード18
において第１のインバータ・ステージの出力にソース結
合されている。 トランジスタ37および38は、第３のインバータ・ステ
ージを形成している。トランジスタ37および38のゲート
は、第２のインバータ・ステージの出力に結合されてい
る。Ｐチヤネル・トランジスタ37は、Ｎチヤネル・トラ
ンジスタ38にドレイン結合されている。トランジスタ38
のソースは、ノード54においてアースに結合されてい
る。Ｐチヤネル・トランジスタ37のソースは、ノード52
において電源V1に結合されている。この第３のインバー
タ・ステージの出力は、ノード40におけるトランジスタ
37および38のドレイン結合において取り出されている。
この出力40は、フイードバツクの方法でＮチヤネル・ト
ランジスタ39のゲートに結合されている。低論理レベル
から高論理レベルへの遷移を有する入力信号に対して
は、トランジスタ11はトランジスタ12と39の比で作動し
なければならない。トランジスタ39は、インバータがト
ランジスタ37と38とによつて形成されているので、トラ
ンジスタ12と並列に実際的に作動している。 トランジスタ12と39との並列作動は、トランジスタ11
がトランジスタ15および16で形成されているインバータ
がノード55における出力において高レベルになり得る十
分な量だけ第１のステージの出力を引き下げるように入
力電圧がなるまで継続する。ノード55における高レベル
出力は、トランジスタ37および38によつて形成されたイ
ンバータロウ（低レベル）になることを可能ならしめ、
トランジスタ39をオフに設定するとともに電流源として
のこのトランジスタを除去し、正のフイードバツクをも
たらす。 入力電圧レベル19が高論理レベルから低論理レベルに
なると、トランジスタ11はトランジスタ12のみと関連し
て作動する。したがつて、入力電圧はノード18における
第１のステージの出力が上昇を開始する前に低い値にな
らなければならない。この入力ステージが高論理レベル
に向つて変化を開始すると、トランジスタ15および16に
よつて形成されたインバータと、トランジスタ37および
38によつて形成されたインバータとからのフイードバツ
クがトランジスタ39をオンにする。このことは電源V1に
対して経路を生じ、ノード18における第１のステージの
出力を上昇せしめる。したがつて、正の入力遷移（すな
わち、低レベルから高レベル）に関してはトランジスタ
39と並列のトランジスタ12に対するトランジスタ11の関
係によつて、また負の遷移（すなわち、高レベルから低
レベル）に関してはトランジスタ12に対応するトランジ
スタ11の比によつて入力スイツチングしきい値が設定さ
れる。 以上がTTL電圧レベルをCMOS電圧レベルに効果的に変
換するインタフエース回路の説明である。

【図面の簡単な説明】 第１図はTTL電圧レベルを５ボルトのCMOSレベルに変換
する本発明の好ましい実施例の回路図、 第２図はTTL電圧レベルを10ないし12ボルトのCMOS電圧
レベルに変換する本発明の他の実施例の回路図、 第３図はヒステリシス入力しきい値によりTTL電圧レベ
ルを５ボルトのCMOSレベルに変換するために使用される
本発明の更に他の実施例の回路図である。 11,12,16……Ｎチヤネル・トランジスタ、13,14,15……
Ｐチヤネル・トランジスタ。

Claims (1)

1. (57)【特許請求の範囲】 １．トランジスタ・トランジスタ論理（TTL）電圧レベ
   ルを相補型金属酸化膜半導体（CMOS）電圧レベルに変換
   する電気回路において、 第１の導電型の第１のトランジスタおよび第１の導電型
   の第２のトランジスタが直列接続されている第１の利得
   ステージと、 この第１の利得ステージの出力に結合された第２の利得
   ステージにして、第２の導電型の第３のトランジスタお
   よび第１の導電型の第４のトランジスタが直列接続され
   ている、第２の利得ステージと、 基準電圧と前記第１の利得ステージとの間に直列に結合
   された、前記第２の導電型の第５トランジスタにして、
   前記第１の利得ステージへの入力信号が前記基準電圧に
   近い状態では、前記電気回路を低電力モードで動作させ
   る第５トランジスタと、 前記基準電圧と前記第１の利得ステージの前記出力との
   間に、前記第２の利得ステージのフィードバック・ルー
   プの一部をなすよう結合されている、前記第２の導電型
   の第６のトランジスタにして、前記第１の利得ステージ
   への入力信号がグランド電位に近い状態では、前記電気
   回路を無電力モードで動作させる第６トランジスタと を具備することを特徴とする電気回路。 ２．特許請求の範囲第１項記載の電気回路において、前
   記第１の導電型はＮ型であることを特徴とする電気回
   路。 ３．特許請求の範囲第１項記載の電気回路において、前
   記第１および第５のトランジスタのゲートは前記入力信
   号を受けるよう接続され、前記第２のトランジスタのゲ
   ートは、前記基準電圧に接続されていることを特徴とす
   る電気回路。 ４．特許請求の範囲第１項記載の電気回路において、基
   準電圧と前記第１の利得ステージとの間には、前記第１
   の導電型の第７トランジスタが含まれ、前記基準電圧と
   の間に、前記第２の導電型の第８のトランジスタおよび
   前記第１の導電型の第９のトランジスタを含んでいて、
   前記第７のトランジスタへのフィードバック・ループに
   結合された出力を持つ第３の利得ステージが設けられ、
   この第３の利得ステージおよび前記第７のトランジスタ
   は、ヒステリシスを呈する入力スイッチング・レベルを
   提供できることを特徴とする電気回路。