KR100292454B1 - 집적 반도체 회로 - Google Patents

집적 반도체 회로 Download PDF

Info

Publication number
KR100292454B1
KR100292454B1 KR1019930019615A KR930019615A KR100292454B1 KR 100292454 B1 KR100292454 B1 KR 100292454B1 KR 1019930019615 A KR1019930019615 A KR 1019930019615A KR 930019615 A KR930019615 A KR 930019615A KR 100292454 B1 KR100292454 B1 KR 100292454B1
Authority
KR
South Korea
Prior art keywords
mos transistor
channel mos
resistor
output
gate terminal
Prior art date
Application number
KR1019930019615A
Other languages
English (en)
Other versions
KR940008092A (ko
Inventor
가리-알렉산더 보블레스
Original Assignee
칼 하인쯔 호르닝어
지멘스 악티엔게젤샤프트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 칼 하인쯔 호르닝어, 지멘스 악티엔게젤샤프트 filed Critical 칼 하인쯔 호르닝어
Publication of KR940008092A publication Critical patent/KR940008092A/ko
Application granted granted Critical
Publication of KR100292454B1 publication Critical patent/KR100292454B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M5/00—Conversion of the form of the representation of individual digits
    • H03M5/02—Conversion to or from representation by pulses
    • H03M5/16—Conversion to or from representation by pulses the pulses having three levels
    • H03M5/18—Conversion to or from representation by pulses the pulses having three levels two levels being symmetrical with respect to the third level, i.e. balanced bipolar ternary code

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

집적 반도체 회로는 3진 입력 신호를 받기위한 회로의 한 입력, 및 상기 입력 신호로부터 변환된 2개의 2진 출력 신호를. 공급하기 위한 회로의 두 출력을 포함한다. 제 1, 제 2, 제 3 및 제 4 저항은 동작 전압 전위와 기준 전위 사이에 직렬로 연결되며, 제 1 저항과 제 2 저항 사이에는 제 1 접속노드가, 제 2 저항과 제 3 저항 사이에는 제 2 접속노드가, 제 3 저항과 제 4 저항 사이에는 제 3 접속노드가 형성된다. 제 2 접속노드는 회로의 입력을 형성한다. 제 1 드레쉬홀드 값 결정회로는 제 1 접속노드에 연결된 입력, 및 출력을 가진다. 제 2 드레쉬홀드 값 결정회로는 제 3 접속 노드에 연결된 입력, 및 출력을 가진다. 논리회로는 드레쉬홀드 값 결정회로의 출력에 연결되고, 회로의 출력을 형성하는 출력을 가진다.

Description

집적 반도체 회로
제1도는 기본적인 블록 회로도.
제2도는 본 발명에 따른 집적 반도체 회로의 제 1 실시예를 나타낸 회로도.
제3도는 본 발명에 따른 집적 반도체 회로의 제 2 실시예를 나타낸 회로도.
* 도면의 주요부분에 대한 부호의 설명
1, 2, 3, 4 : 저항 5, 6, 15, 16, 25, 26 : 한계치 결정회로
7, 17, 27 : 논리회로 11, 13, 19, 31, 152 : p－채널 MOS 트랜지스터
12, 14, 18, 162 : n－채널 MOS 트랜지스터
151, 161 : 대칭 CMOS 인버터
171, 172, 173 : 인버터 175 : NAND 게이트
본 발명은 집적 반도체 회로 구조에 관한 것이다.
반도체 메모리와 같은 집적 반도체를 테스트하기 위해서는 입력단자가 제공되어야 하는데, 이 입력단자는 정상동작동안에는 필요치 않으며 공간만 차지한다. 따라서, 컨버터회로를 사용해서 2개의 내부 단자를 단 하나의 외부 단자로 줄이는 것이 통상적이다. 그러면, 컨버터 회로에 의해 외부 단자에서의 터너리(ternary) 입력신호가 예컨대 2개의 내부단에서의 2개의 바이너리(binary) 신호로 변환된다. 그러나, 여전히 회로의 동작 전압보다 높은 레벨을 가진 입력신호가 필요하다.
본 발명의 목적은 공지된 바와같은 일반적 장치의 단점을 극복하고, 터너리 입력신호를 2개의 바이너리 출력신호로 변환시키는 동시에, 동작 전압과 동일한 최대 레벨을 가진 입력신호를 처리할 수 있는 집적 반도체 회로를 제공하는 것이다.
상기 목적 및 다른 목적은 본 발명에 따라, 하나의 터너리 입력신호를 받기 위한 집적 반도체 회로의 한 입력, 및 입력신호로부터 변환된 2개의 바이너리 출력신호를 공급하기 위한 집적 반도체회로의 2개의 출력 ; 제 1 접속노드가 제 1 및 제 2 저항사이에 형성되고, 제 2 접속노드가 제 2 및 제 3 저항 사이에 형성되며, 제 3 접속노드가 제 3 및 제 4 저항 사이에 형성되고, 상기 제 2 접속노드는 집적 반도체 회로의 입력을 형성하도록 동작 전압 전위와 기준 전위 사이에 직렬로 연결된 제 1, 제 2, 제 3 및 제 4 저항 ; 제 1 접속노드에 연결된 입력, 및 출력을 가진 제 1 한계치(threshold) 결정회로 ; 제 3 접속노드에 연결된 입력, 및 출력을 가진 제 2 한계치 결정회로의 출력에 연결되며, 집적 반도체 회로의 출력을 형성하는 출력을 가진 논리회로를 포함하는 집적 반도체 회로에 의해 달성된다.
본 발명에 다른 집적 반도체 회로의 터너리 입력신호는 세개의 다른 값, 즉 기준전위의 값, 동작전위의 값, 또는 상기 두 값 사이의 값을 취할 수 있다. 집적 반도체 회로의 휴지 상태는 상기 세개의 값중 하나에 의해 결정된다. 다른 2개의 값은 논리회로에 의해 필요한 2개의 바이너리 값으로 변환되며 2개의 활성 동작상태를 결정한다.
본 발명의 또다른 특징에 따라, 전체 집적 반도체 회로가 MOS 기술로 만들어지며, 제 1 및 제 2 한계치 결정회로가 바람직하게는 각각 하나의 CMOS 인버터로 형성된다. 스위칭 한계치(threshold)는 CMOS 인버터를 형성하는 n－채널 및 p－채널 MOS 트랜지스터를 적합하게 치수설정함으로써 조절될 수 있다.
본 발명의 또다른 특징에 따라, 집적 반도체회로에서 저항을 구현하는 것이 비교적 어렵기 때문에, 바람직하게는 제 1 저항이 기준전위에 연결된 게이트 단자를 가진 제 1 p－채널 MOS 트랜지스터로 형성된다. 제 2 저항은 다이오드로 동작하는 제 1 n－채널 MOS 트랜지스터로 형성되며, 제 3 저항은 다이오드로 동작하는 제 2 p－채널 MOS 트랜지스터로 형성된다. 제 4 저항을 동작 전압 전위에 연결된 게이트 단자를 가진 제 2 n－채널 MOS 트랜지스터로 형성된다.
상기 실시예는 휴지 상태가 입력단자의 비접속에 의해 조절될 수 있다는 장점을 갖는다. 그러나, 휴지상태에서 휴지 전류가 4개의 직렬 접속된 저항을 통해 흐름으로써 전력 손실이 생긴다는 단점을 갖는다.
본 발명의 또다른 특징을 따라, 상기 전력 손실을 피하기 위해 바람직하게는 제 1 한계치 결정회로의 출력을 가진 제 1 p－채널 MOS 트랜지스터를 형성하는 CMOS 인버터의 게이트 단자, 또는 제 2 n－채널 MOS 트랜지스터의 게이트 단자가 제 2 한계치 결정회로를 형성하는 CMOS 인버터의 출력에 연결된다. 그러나, 이 경우에는 휴지상태에서 입력단자가 기준전위 또는 동작전압 전위에 인가되어야 한다.
본 발명의 또다른 특징에 따라, CMOS 인버터를 보다 빨리 스위칭시키기 위해 제 1 한계치 결정회로의 출력에 연결된 게이트 단자를 가진 제 3 n－채널 MOS 트랜지스터가 제 2 저항에 대해 병렬로 배열되고, 제 2 한계치 결정회로의 출력에 연결된 게이트 단자를 가진 제 3 p－채널 MOS 트랜지스터가 제 3 저항에 대해 병렬로 배열된다.
집적 반도체 회로의 상기 부가적 특징에 의해 제 1 및 제 2 MOS 인버터와 함께 제 3 n－채널 및 p－채널 MOS 트랜지스터의 래칭(latching) 효과가 발생할 수 있기 때문에, 실제로는 제 2 접속노드에 연결된 게이트 단자를 가진 제 4 n－채널 MOS 트랜지스터는 제 1 CMOS 인버터의 출력과 기준전위 사이에 배열되고, 제 2 접속노드에 연결된 게이트 단자를 가진 제 4 p－채널 MOS 트랜지스터는 동작 전압 전위와 제 2 한계치 결정회로의 출력 사이에 배열된다.
본 발명의 특유한 다른 특징은 특허청구범위에 제시되어 있다.
여기서는 본 발명의 집적 반도체회로에 실시된 것으로 도시되고 기술되어 있으나 본 발명이 도시된 상세한 것에 국한되는 것이 아니며, 본 발명의 사고를 벗어나지 않으면서 청구범위와 동일한 범위에서 여러 가지 수정 및 구조적 변경이 이루어질 수 있다.
그러나, 본 발명의 구성 및 동작방법, 그리고 그것의 부가 목적 및 장점은 첨부된 도면을 참고로 한 하기의 실시예 설명으로부터 최상으로 이해될 것이다.
제 1도에서, 제어가능한 제 1 저항(1)은 동작 전압 전위(VDD)와 기준 전위(VSS) 사이에 제 2 저항(2), 제 3 저항(3) 및 제 4 저항(4)과 직렬로 연결된다. 따라서, 제 1 접속노드(Ⅰ), 제 2 접속노드(Ⅱ) 및 제 3 접속노드(Ⅲ)가 저항(1),(2),(3),(4) 사이에 형성된다. 제 2 접속노드(Ⅱ)는 제 1 도에 도시된 집적 반도체 회로의 입력(E)을 형성한다. 상기 입력은 터너리 입력신호, 즉 3개의 상태를 취할 수 있는 입력신호에 의해 동작된다. 3개의 상태는 기준전위(VSS), 동작전압전위(VDD) 및 상기 두 전위 사이의 전위에 의해 결정된다.
제 1 한계치 결정회로(5)의 입력은 제 1 접속노드(Ⅰ)에 연결되고, 제 2 한계치 결정회로(6)의 입력은 제 3 접속노드(Ⅲ)에 연결된다. 2개의 한계치 결정회로(5)(6)의 출력(Ⅳ), (Ⅴ)은 집적 반도체 회로의 출력(A1), (A2)을 형성하는 2개의 출력을 가진 논리회로(7)에 연결된다.
본 발명에 따른 집적 반도체 회로에서, 4개의 저항(1)－(4)의 저항값 및 한계치 결정회로(5), (6)의 스위칭 한계치는 기준전위(VSS)에 상응하는 상태를 가진 입력신호에서는 2개의 한계치 결정회로(5)(6)중 어떤 것도 스위칭되지 않고, 동작 전압 전위(VDD)에 상응하는 상태를 가진 입력신호에서는 2개의 한계치 결정회로(5), (6) 둘다가 스위칭되도록 선택된다.
당업자의 기술범위내에 있는 논리회로(7)의 적합한 실시예를 이용함으로써, 요구되는 특정 바이너리 출력신호가 출력(A1), (A2)에 공급될 수 있다.
제 2도는 본 발명에 따른 집적 반도체회로의 보다 세분화된 제 1 변형예를 나타내는데, 여기서는 4개의 저항(1)－(4)이 MOS 트랜지스터 (11),(12),(13),(14)로 형성된다. 기준전위에 연결된 게이트 단자를 가진 제 1 p－채널 MOS 트랜지스터(11)는 동작 전압 전위(VDD)와 기준전위(VSS) 사이에서 다이오드로서 배선된 제 1 n－채널 MOS 트랜지스터(12), 다이오드로서 배선된 제 2 p－채널 MOS 트랜지스터(13), 및 동작 전압전위(VDD)에 연결된 게이트 단자를 가진 제 2 n－채널 MOS 트랜지스터(14)와 직렬로 연결된다.
3개의 접속노드(Ⅰ),(Ⅱ),(Ⅲ)가 4개의 MOS 트랜지스터(11)－(14) 사이에 형성되고 제 2 접속노드(Ⅱ)는 집적 반도체 회로의 입력(E)을 형성한다. 제 1 접속노드(Ⅰ)연결된 입력을 가진 제 1 한계치 결정회로(15)는 대칭 CMOS 인버터(151)로 형성되며, p－채널 MOS 트랜지스터(152)가 이것과 병렬로 연결됨으로써, 값 결정회로(15)의 스위칭 한계치가 보다 높은 값으로 시프트된다.
제 3 접속노드(Ⅲ)에 연결된 입력을 가진 제 2 한계치 결정회로(16)도 마찬가지로 대칭 CMOS 인버터(161)로 형성되지만, n－채널 MOS트랜지스터(162)가 이것과 병렬로 연결됨으로써, 스위칭 한계치가 보다 낮은 값으로 시프트된다. 이러한 방법에 의해 입력신호가 상태가 보다 넓은 공차범위를 가질 수 있게된다.
제 1 접속노드(Ⅰ)와 제 2 접속노드(Ⅱ)사이에 배열된 제 3 n－채널 MOS 트랜지스터(18)는 제 1 한계치 결정회로(15)의 출력(Ⅳ)에 연결된다. 제 2 접속노드(Ⅱ)와 제 3 접속노드(Ⅲ) 사이에 배열된 제 3 p－채널 MOS 트랜지스터(19)는 제 2 한계치 결정회로(16)의 출력(Ⅴ)에 연결된 게이트 단자를 가진다.
제 1 한계치 결정회로(15)의 출력은 2개의 인버터(171), (172)의 캐스캐이드 회로를 통해 집적 반도체 회로의 제 1 출력(A1)에 연결된다. 제 2 한계치 결정회로(16)의 출력은 인버터 (173)를 통해 집적 반도체 회로의 제 2 출력(A2)에 연결된다. 3개의 인버터(171), (172), (173)는 논리회로(17)를 형성한다.
4개의 직렬 접속된 MOS 트랜지스터 (11)－(14)는 집적 반도체 회로의 입력(E)이 부동상태일 때 접속노드(Ⅱ)에 대략 0.5(VDD－VSS)가 형성되도록 치수설정된다. 접속노드(Ⅰ)에는 대략 0.95(VDD－VSS)가 형성되고, 접속노드(Ⅲ)에는 대략 0.05(VDD－VSS)가 형성된다. 이러한 입력상태는 휴지상태이다. 이때, 제 2 한계치 결정회로(16)가 스위치되지 않으므로, 그것의 출력(Ⅴ)에는 논리적 하이 레벨이 나타나고, 따라서 집적 반도체 회로의 제 2 출력(A2)에는 논리적 로우 레벨이 나타난다. 제 1 한계치 결정회로(15)가 스위치되므로, 그것의 출력(Ⅳ)에는 논리적 로우 레벨이 나타나고, 집적 반도체 회로의 제 1 출력(A1)에는 논리적 로우 레벨이 나타난다.
집적 반도체 회로의 입력(E)에 기준전위가 인가되면, 제 3 접속노드(Ⅲ)에서의 전위도 마찬가지로 기준전위로 강하되므로, 제 2 한계치 결정회로(16)가 계속 스위치되지 않고 집적 반도체 회로의 제 2 출력(A2)에 로우레벨이 유지된다. 제 1 접속노드(Ⅰ)에서의 전위도 마찬가지로 강하하므로, 제 1 한계치 결정회로(15)가 스위치되고, 그로인해 그것의 출력(Ⅳ)에 하이 레벨이 나타난다. 상기 레벨에 의해 제 3 n－채널 MOS 트랜지스터(18)의 게이트 단자가 동작되고, 상기 단자가 낮은 임피던스를 가지게 되며, 접속노드(Ⅰ)의 전위를 접속노드(Ⅱ)의 전위 아래로 떨어뜨린다. 이로인해, 제 1 한계치 결정회로(15)의 스위칭상태가 안정된다. 이때, 집적 반도체 회로의 제 1 출력(A1)은 하이 레벨을 갖는다.
반대로, 입력(E)에 동작전위(VDD)가 인가되면, 제 1 접속노드(Ⅰ)도 마찬가지로 상기 전위에 놓인다. 즉, 제 1 한계치 결정회로(15)의 출력(Ⅳ), 및 집적 반도체 회로의 제 1 출력(A1)이 로우 전위에 놓인다. 제 3 접속노드(Ⅲ)의 전위가 약간 상승하므로, 상기 제 2 한계치 결정회로(16)가 스위치되고, 그것의 출력(Ⅴ)은 로우레벨을 갖는다. 이로인해, 제 3 p－채널 MOS 트랜지스터(19)가 낮은 임피던스를 갖게되며, 결과적으로 제 3 접속노드(Ⅲ)가 동작전압 전위(VDD)로 상승하고 제 2 한계치 결정회로(16)의 상태를 안정시킨다. 이 경우에, 집적 반도체 회로의 제 2 출력(A2)은 하이 레벨을 갖는다. 따라서, 하기의 진리표가 얻어진다.
제2도에 따른 집적 반도체 회로의 장점은 휴지상태에서, 즉 보다 큰 집적 반도체 회로의 구성부분인 회로가 필요없을 때 입력(E)이 부동상태로 남아 있을 수 있다는, 즉 어떤 신호에 의해 스위치되거나 동작될 필요가 없다는 것이다. 그러나, 이것은 휴지상태에서 휴지전류가 4개의 직렬 접속된 MOS 트랜지스터를 통해 흐르고, 이것은 전력 손실을 야기시킨다는 단점을 갖는다.
상기 단점은 제3도에 따른 집적 반도체 회로에 의해 피해진다. 제3도에서, 제2도에 따른 회로에서와 동일한 기능을 수행하는 동일한 회로 부품은 동일한 도면 부호로 표시하였다.
제2도의 회로와 제3도의 회로 사이의 중요한 차이점은 제 1 p－채널 MOS 트랜지스터(11)의 게이트 단자가 기준전위에 놓이는 것이 아니라 제 1 한계치 결정회로(25)의 출력(Ⅳ)에 연결된다는 것이다. 이 경우, 입력(E)에 기준전위가 인가되면, 제 1 한계치 결정회로(25)가 그 출력(Ⅳ)을 하이레벨에 스위치시킴으로써 제 1 p－채널 MOS 트랜지스터(11)가 높은 임피던스에 스위치되고, 그 결과 전류가 더 이상 4개의 직렬 접속된 MOS 트랜지스터 (11)－(14)를 통해 흐를수 없게 된다. 상기 상태는 휴지상태이다.
물론, 제 2 n－채널 MOS 트랜지스터(14)의 게이트 단자가 제 2 한계치 결정회로(26)의 출력(Ⅴ)에 연결될 수도 있으나, 그러한 경우에는 상기 제 2－n채널 MOS 트랜지스터(14)를 차단시킴으로써 휴지 전류를 피하기 위해, 입력(E)에 동작 전압 전위가 인가되어야 한다.
휴지상태 및 2개의 능동 동작 상태와 관련해서 집적 반도체 회로의 두 출력(A1), (A2)이 제 2 도의 집적 반도체 회로에서와 동일한 레벨구조를 가지기 위해서는 다른 논리회로(27)가 필요하다. 제2도에 따른 논리회로(17)에 이미 포함된 인버터(171), (172), (173)외에 NAND 게이트(175)가 2개의 인버터(171), (172) 사이에 연결되고, 상기 NAND 게이트의 입력은 또다른 인버터(174)를 통해 집적 반도체 회로의 제 2 출력(A2)에 연결된다. 이로인해, 휴지상태에서, 즉 입력(E)이 기준전위에 놓일때 두 입력(A1), (A2)이 로우레벨을 갖게된다. 입력(E)이 동작전압 전위에 놓이게 되면, 제 1 출력(A1)은 하이레벨을 가지며 제 2 출력(A2)은 로우 레벨을 갖게된다. 입력(E)이 0.5(VDD－VSS)를 가지면, 제 1 출력(A1)은 로우 레벨을 가지며 제 2 출력(A2)은 하이 레벨을 가지게 된다.
입력(E)이 0.5(VDD－VSS)를 가지는 경우에 제 1 한계치 결정회로(25)가 제 3 n－채널 MOS 트랜지스터(18)를 통해, 또는 제 2 한계치 결정회로(25)가 제 3 p－채널 MOS 트랜지스터(19)를 통해 래치업되지 않게 하기 위해, 제 2 접속노드(Ⅱ)에 연결된 게이트단자를 가진 제 4 n－채널 MOS 트랜지스터(30)가 한계치 결정회로(25)의 출력(Ⅳ) 및 기준전위(VSS) 사이에 배열되고, 마찬가지로 제 2 접속노드(Ⅱ)에 연결된 게이트단자를 가진 제 4 p－채널 MOS 트랜지스터(31)가 제 2 한계치 결정회로(26)의 출력(Ⅴ)과 동작전압전위(VDD) 사이에 배열된다.
2개의 한계치 결정회로(25)(26)는 예컨대 n－채널 MOS 트랜지스터 또는 p－채널 MOS 트랜지스터와 대칭 CMOS 인버터를 병렬 접속함으로써 형성될 수 있는 비대칭 CMOS 인버터이다.

Claims (13)

  1. 한 입력, 및 하나의 터너리(ternary) 입력신호를 2개의 바이너리(binary) 출력신호로 변환시키기 위한 2개의 출력; 제 1 저항(1; 11), 제 2 저항(2; 12), 제 3 저항(3; 13) 및 제 4 저항(4; 14); 상기 저항은 동작 전위(VDD)와 기준 전위(VSS) 사이에 직렬로 접속됨으로써, 4개의 저항(1, 2, 3, 4; 11, 12, 13, 14) 사이에 제 1 접속 노드(Ⅰ), 제 2 접속 노드(Ⅱ) 및 제 3 접속 노드(Ⅲ)가 형성되고, 제 2 접속 노드(Ⅱ)는 집적 반도체 회로의 입력(E)을 형성하고, 제 1 한계치(threshold) 결정회로(5; 15; 25); 상기 제 1 한계치 결정회로의 입력은 제 1 접속 노드(Ⅰ)에 접속되고, 그 입력에서의 전위 한계치가 초과되는지 또는 미달되는지의 여부가 그 출력(Ⅳ)에서 인출될 수 있으며, 제 2 한계치 결정회로(6; 16; 26); 상기 제 2 한계치 결정회로의 입력은 제 3 접속 노드(Ⅲ)에 접속되고, 그 입력에서의 전위 한계치가 초과되는지 또는 미달되는지의 여부가 그 출력(Ⅴ)에서 인출될 수 있고, 논리 회로(7; 17; 27); 상기 논리 회로가 한계치 결정회로(5, 6; 15, 16; 25, 26)의 출력(Ⅳ, Ⅴ)에 접속되며 그 출력이 집적 반도체 회로의 출력(A1, A2)을 형성하고, 상기 제 1 한계치 결정회로(15; 25)가 제 1 CMOS 인버터로 형성되고, 제2 한계치 결정회로(16; 26)가 제 2 CMOS 인버터로 형성되는 것을 특징으로 하는 집적 반도체 회로.
  2. 제1항에 있어서, 상기 제 1 저항이 기준전위에 연결된 게이트단자를 가진 제 1 p－채널 MOS 트랜지스터이고 ; 상기 제 2 저항이 다이오드로 동작되는 제 1 n－채널 MOS 트랜지스터이며 ; 상기 제 3 저항이 다이오드로 동작되는 제 2 p－채널 MOS 트랜지스터이고 ; 상기 제 4 저항이 동작전압전위에 연결된 게이트 단자를 가진 제 2 n－채널 MOS 트랜지스터인 것을 특징으로 하는 집적 반도체 회로.
  3. 제1항에 있어서, 상기 제 1 저항이 기준 전위에 연결된 게이트 단자를 가진 제 1 p－채널 MOS 트랜지스터이고 ; 상기 제 2 저항이 다이오드로 동작되는 제 1 n－채널 MOS 트랜지스터이며 ; 상기 제 3 저항이 다이오드로 동작되는 제 2 p－채널 MOS 트랜지스터이고 ; 상기 제 4 저항이 동작전압전위에 접속된 게이트 단자를 가진 제 2 n－채널 MOS 트랜지스터인 것을 특징으로 하는 집적 반도체 회로.
  4. 제1항에 있어서, 상기 제 1 저항이 상기 제 1 한계치 결정회로의 출력에 연결된 게이트 단자를 가진 제 1 p－채널 MOS 트랜지스터이고 ; 상기 제 2 저항이 다이오드로 동작되는 제 1 n－채널 MOS 트랜지스터이며 ; 상기 제 3 저항이 다이오드로 동작되는 제 2 p－채널 MOS 트랜지스터이고 ; 상기 제 4 저항이 동작전압전위에 연결된 게이트 단자를 가진 제 2 n－채널 MOS 트랜지스터인 것을 특징으로 하는 집적 반도체 회로.
  5. 제1항에 있어서, 상기 제 1 저항이 기준전위에 연결된 게이트 단자를 가진 제 1 p－채널 MOS 트랜지스터이고 ; 상기 제 2 저항이 다이오드로 동작되는 제 1 n－채널 MOS 트랜지스터이며 ; 상기 제 3 저항이 다이오드로 동작되는 제 2 p－채널 MOS 트랜지스터이고 ; 상기 제 4 저항이 상기 제 2 한계치 결정회로의 출력에 연결된 게이트 단자를 가진 제 2 n－채널 MOS 트랜지스터인 것을 특징으로 하는 집적 반도체 회로.
  6. 제2항에 있어서, 상기 제 1 한계치 결정회로의 출력에 연결된 게이트 단자를 가지며, 상기 제 2 저항에 병렬 연결된 제 3 n－채널 MOS 트랜지스터 ; 및 상기 제 2 한계치 결정회로의 출력에 연결된 게이트 단자를 가지며, 제 3 저항에 병렬 연결된 제 3 p－채널 MOS 트랜지스터를 포함하는 것을 특징으로 하는 집적 반도체 회로.
  7. 제3항에 있어서, 상기 제 1 한계치 결정회로의 출력에 연결된 게이트 단자를 가지며, 상기 제 2 저항에 병렬 연결된 제 3 n－채널 MOS 트랜지스터 ; 및 상기 제 2 한계치 결정회로의 출력에 연결된 게이트 단자를 가지며, 상기 제 3 저항에 병렬 연결된 제 3 p－채널 MOS 트랜지스터를 포함하는 것을 특징으로 하는 집적 반도체 회로.
  8. 제4항에 있어서, 상기 제 1 한계치 결정회로의 출력에 연결된 게이트 단자를 가지며, 상기 제 2 저항에 병렬 연결된 제 3 n－채널 MOS 트랜지스터 ; 및 상기 제 2 한계치 결정회로의 출력에 연결된 게이트 단자를 가지며, 상기 제 3 저항에 병렬 연결된 제 3 p－채널 MOS 트랜지스터를 포함하는 것을 특징으로 하는 집적 반도체 회로.
  9. 제5항에 있어서, 상기 제 1 한계치 결정회로의 출력에 연결된 게이트 단자를 가지며, 상기 제 2 저항에 병렬 연결된 제 3 n－채널 MOS 트랜지스터 ; 및 상기 제 2 한계치 결정회로의 출력에 연결된 게이트 단자를 가지며, 상기 제 3 저항에 병렬 연결된 제 3 p－채널 MOS 트랜지스터를 포함하는 것을 특징으로 하는 집적 반도체 회로.
  10. 제6항에 있어서, 제 2 접속 노드에 연결된 게이트 단자를 가지며, 상기 제 1 한계치 결정회로의 출력과 기준전위 사이에 연결된 제 4 n－채널 MOS 트랜지스터 ; 및 제 2 접속노드에 연결된 게이트 단자를 가지며, 동작 전압 전위와 상기 제 2 한계치 결정회로의 출력 사이에 연결된 제 4 p－채널 MOS 트랜지스터를 포함하는 것을 특징으로 하는 집적 반도체 회로.
  11. 제7항에 있어서, 제 2 접속 노드에 연결된 게이트 단자를 가지며, 상기 제 1 한계치 결정회로의 출력과 기준전위 사이에 연결된 제 4 n－채널 MOS 트랜지스터 ; 및 제 2 접속노드에 연결된 게이트 단자를 가지며, 동작 전압 전위와 상기 제 2 한계치 결정회로의 출력 사이에 연결된 제 4 p－채널 MOS 트랜지스터를 포함하는 것을 특징으로 하는 집적 반도체 회로.
  12. 제8항에 있어서, 제 2 접속 노드에 연결된 게이트 단자를 가지며, 상기 제 1 한계치 결정회로의 출력과 기준전위 사이에 연결된 제 4 n－채널 MOS 트랜지스터 ; 및 제 2 접속노드에 연결된 게이트 단자를 가지며, 동작 전압 전위와 상기 제 2 한계치 결정회로의 출력 사이에 연결된 제 4 p－채널 MOS 트랜지스터를 포함하는 것을 특징으로 하는 집적 반도체 회로.
  13. 제9항에 있어서, 제 2 접속 노드에 연결된 게이트 단자를 가지며, 상기 제 1 한계치 결정회로의 출력과 기준전위 사이에 연결된 제 4 n－채널 MOS 트랜지스터 ; 및 제 2 접속노드에 연결된 게이트 단자를 가지며, 동작 전압 전위와 상기 제 2 한계치 결정회로의 출력 사이에 연결된 제 4 p－채널 MOS 트랜지스터를 포함하는 것을 특징으로 하는 집적 반도체 회로.
KR1019930019615A 1992-09-24 1993-09-24 집적 반도체 회로 KR100292454B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DEP42320496 1992-09-24
DEP4232049.6 1992-09-24
DE4232049A DE4232049C1 (de) 1992-09-24 1992-09-24 Integrierte Halbleiterschaltungsanordnung

Publications (2)

Publication Number Publication Date
KR940008092A KR940008092A (ko) 1994-04-28
KR100292454B1 true KR100292454B1 (ko) 2001-06-01

Family

ID=6468760

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930019615A KR100292454B1 (ko) 1992-09-24 1993-09-24 집적 반도체 회로

Country Status (8)

Country Link
US (1) US5498980A (ko)
EP (1) EP0589221B1 (ko)
JP (1) JP3436400B2 (ko)
KR (1) KR100292454B1 (ko)
AT (1) ATE163112T1 (ko)
DE (2) DE4232049C1 (ko)
HK (1) HK1003762A1 (ko)
TW (1) TW237558B (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1989011835A1 (en) * 1988-06-01 1989-12-14 Aichi Steel Works, Limited Artificial tooth attachment
JP2689871B2 (ja) * 1993-11-10 1997-12-10 日本電気株式会社 ３値入力バッファ回路
US5457411A (en) * 1994-12-02 1995-10-10 Texas Instruments Incorporated Trinary logic input gate
US5841874A (en) * 1996-08-13 1998-11-24 Motorola, Inc. Ternary CAM memory architecture and methodology
KR100282441B1 (ko) * 1997-10-29 2001-03-02 김영환 데이터 전송장치
JP3696157B2 (ja) * 2001-12-19 2005-09-14 株式会社東芝 レベルシフト回路
KR100506936B1 (ko) * 2003-04-15 2005-08-05 삼성전자주식회사 집적 회로의 입출력 인터페이스 회로 및 방법
US7071849B2 (en) * 2004-04-04 2006-07-04 Guobiao Zhang Fractional-Bit Systems
US7167109B2 (en) * 2005-03-31 2007-01-23 Chenming Hu Hybrid fractional-bit systems
JP2009302883A (ja) * 2008-06-13 2009-12-24 Sanyo Electric Co Ltd ３値入力回路
US9960588B2 (en) 2015-03-19 2018-05-01 Infineon Technologies Ag Power switch device
US10483976B1 (en) * 2018-05-24 2019-11-19 Texas Instruments Incorporated Circuits to interpret pin inputs

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5481736A (en) * 1977-12-13 1979-06-29 Mitsubishi Electric Corp Ternary input circuit
JPS55147039A (en) * 1979-05-04 1980-11-15 Mitsubishi Electric Corp Logic circuit
JPS57106233A (en) * 1980-12-23 1982-07-02 Toshiba Corp Ternary input circuit
JPS57119524A (en) * 1981-01-19 1982-07-26 Oki Electric Ind Co Ltd Tristate input circuit
JPS58215135A (ja) * 1982-06-08 1983-12-14 Toshiba Corp 三値入力回路
IT1210961B (it) * 1982-12-17 1989-09-29 Ates Componenti Elettron Interfaccia d'uscita per circuito logico a tre stati in circuito integrato a transistori "mos".
DE3328541A1 (de) * 1983-08-06 1985-03-14 Telefunken electronic GmbH, 7100 Heilbronn Logische schaltung
JPS60121821A (ja) * 1983-12-06 1985-06-29 Matsushita Electric Ind Co Ltd 相補型ｍｏｓトランジスタ回路及び相補型ｍｏｓトランジスタ回路を用いた３値入力装置
JPS6326115A (ja) * 1986-07-18 1988-02-03 Fujitsu Ltd ３値コントロ−ル回路
US5045728A (en) * 1989-05-17 1991-09-03 Ncr Corporation Trinary to binary level conversion circuit
JPH04179313A (ja) * 1990-11-14 1992-06-26 Nec Corp 多値論理入力回路
US5124590A (en) * 1991-08-12 1992-06-23 Advanced Micro Devices, Inc. CMOS tri-mode input buffer

Also Published As

Publication number Publication date
TW237558B (ko) 1995-01-01
JPH06216759A (ja) 1994-08-05
HK1003762A1 (en) 1998-11-06
EP0589221A1 (de) 1994-03-30
ATE163112T1 (de) 1998-02-15
KR940008092A (ko) 1994-04-28
DE59308096D1 (de) 1998-03-12
DE4232049C1 (de) 1994-05-19
EP0589221B1 (de) 1998-02-04
JP3436400B2 (ja) 2003-08-11
US5498980A (en) 1996-03-12

Similar Documents

Publication Publication Date Title
US7768308B2 (en) Level shift circuit
US4791323A (en) Level translation circuit
US6819142B2 (en) Circuit for transforming a differential mode signal into a single ended signal with reduced standby current consumption
JP3689197B2 (ja) レベルシフト回路
KR940006965B1 (ko) 출력회로
US6194920B1 (en) Semiconductor circuit
US5148061A (en) ECL to CMOS translation and latch logic circuit
KR19980081521A (ko) 낮은 항복 전압을 갖는 출력 버퍼 회로
KR100292454B1 (ko) 집적 반도체 회로
JP2982196B2 (ja) 異電源インターフェース回路
US5122689A (en) Cmos to ecl/cml level converter
US20030098712A1 (en) Level conversion circuit for which an operation at power voltage rise time is stabilized
KR19990044929A (ko) 반도체 집적 회로 장치
US4740718A (en) Bi-CMOS logic circuit
US5614848A (en) High-speed semiconductor integrated circuit device composed of CMOS and bipolar transistors
US5194766A (en) Multi-level logic input circuit
US5963054A (en) High voltage CMOS logic circuit using low voltage transistors
US5469097A (en) Translator circuit with symmetrical switching delays
US4943740A (en) Ultra fast logic
US5311075A (en) Level shifting CMOS integrated circuits
US4596939A (en) Schmitt trigger input gate having delayed feedback for pulse width discrimination
EP0595318A2 (en) Buffer circuit for input signal having amplitude smaller than power voltage
JPH02228813A (ja) バイポーラ・ｍｏｓ論理回路および半導体集積回路
US5434521A (en) Integrated comparator circuit
US5361006A (en) Electrical circuitry with threshold control

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120319

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee