KR19990044929A - 반도체 집적 회로 장치 - Google Patents

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Abstract

종래에는 내부 회로로서 래치 회로(20)를 구성한 경우에, 그 래치 회로(20)를 구성하는 MOSFET의 리크 전류 때문에, 노드에 유지되어 있던 데이터가 소실된다.
본 발명은 전원(27)과 VA1(8) 사이에 다이오드(31)를 접속함과 동시에, VB1(12)와 GND(11) 사이에 다이오드(32)를 접속한다. 또한, 2 입력 NAND 게이트(1) 및 래치 회로(20)를 구성하는 p 채널 MOSFET(2, 3, 21, 22)의 기판 전위를 전원(27)에 접속함과 동시에, n 채널 MOSFET(4, 5, 23, 24)의 기판 전위를 GND(11)에 접속한다.

Description

반도체 집적 회로 장치
본 발명은 저소비 전력화를 목적으로 한 반도체 집적 회로 장치에 관한 것이다.
최근, 휴대기기의 발전에 따라, 반도체 집적 회로 장치에 있어서 전지의 수명을 증가시키기 위해 저소비 전력화가 요구되고 있다. 저소비 전력화를 실현하기 위한 유효한 방법으로서, 동작 전압을 내리는 것을 예로 들 수 있다. 소비 전력은 전압과 전류의 곱으로 인가되기 때문에, 동작 전압을 저하시킴으로써 전압과 전류 양쪽을 저감할 수 있어, 일반적으로 저소비 전력화에 대하여 2승의 효과가 있다고 알려져 있다.
단, 반도체 집적 회로 장치를 구성하는 MOSFET는 전원 전압을 낮추면 동작 특성이 열화하여 응답 속도가 저하한다고 하는 특성을 갖는다. 이 특성 열화를 개선하기 위해서는 임계값 전압도 전원 전압의 저하에 맞춰 저하시킬 필요가 있지만, 실제로는 임계값 전압을 전원 전압에 비례하여 저하시킬 수 없다. 이는 임계값 전압을 저하시키면, MOSFET가 오프 상태일 때의 리크 전류가 증대되어 소비 전력을 증가시키기 때문이다. 이 문제점을 해결하기 위해서, 종래에는 다음과 같은 방법이 이용되었다.
도 17은, 예를 들면 일본 특허 공개 평성 제7-212218호 공보에 개시된 종래의 저전압 동작에 의한 반도체 집적 회로 장치를 도시하는 회로도로서, 이러한 회로는 MT-CMOS(Multi-threshold CMOS)에 의해 구성되어 있다.
도면에 있어서, 참조부호 (1)은 2 입력 NAND 게이트, 참조부호 (2, 3)은 p 채널 MOSFET, 참조부호 (4, 5)는 n 채널 MOSFET이다. 참조부호 (6)은 전원(7)과 전기 공급선(8)(이하, VA1이라고 기재함) 사이를 접속하고, 제어 신호(9)에 의해 동작하는 p 채널 MOSFET, 참조부호 (10)은 접지 전위 노드(11)(이하, GND(11)이라고 기재함)와 전기 공급선(12)(이하, VB1이라고 기재함) 사이를 접속하고, 제어 신호(13)에 의해 동작하는 n 채널 MOSFET로서, 이들 p 채널 MOSFET(6) 및 n 채널 MOSFET(10)는 2 입력 NAND 게이트(1)를 구성하는 p 채널 MOSFET(2, 3) 및 n 채널 MOSFET(4, 5)보다도 임계값 전압의 절대값이 크게 설정되어 있다.
또한, p 채널 MOSFET(2, 3)의 기판 전위는 VA1(8)에 접속되고, n 채널 MOSFET(4, 5)의 기판 전위는 VB1(12)에 접속되며, p 채널 MOSFET(6)의 기판 전위는 전원(7)에 접속되고, n 채널 MOSFET(10)의 기판 전위는 GND(11)에 접속되어 있다.
또한, 도 18은 종래의 순서 회로를 구성한 반도체 집적 회로 장치를 도시하는 회로도로서, 이러한 회로는 2개의 인버터의 입력과 출력을 교차 접속한 소위 래치 회로를 구성한 것이다.
도면에 있어서, 참조부호 (20)은 래치 회로, 참조부호 (21, 22)는 p 채널 MOSFET, 참조부호 (23, 24)는 n 채널 MOSFET이다. 그 밖의 구성은 도 17에 도시하는 구성과 동일하고, p 채널 MOSFET(6) 및 n 채널 MOSFET(10)는 래치 회로(20)를 구성하는 p 채널 MOSFET(21, 22) 및 n 채널 MOSFET(23, 24)보다도 임계값 전압의 절대값이 크게 설정되어 있다.
다음에 동작에 대하여 설명한다.
도 17에 있어서, 2 입력 NAND 게이트(1)를 동작시킬 때에는, 제어 신호(9)를 "L"레벨로 하고, 그 반전 신호인 제어 신호(13)를 "H"레벨로 한다. 따라서, p 채널 MOSFET(6) 및 n 채널 MOSFET(10)는 모두 온 상태로 하여 VA1(8)은 전원(7)의 레벨까지 상승되고, VB1(12)은 GND(11)의 레벨까지 하강된다. 이 결과, 2 입력 NAND 게이트(1)는 통상의 NAND 회로의 동작을 실행한다. 이 때, MOSFET(2) 내지 MOSFET(5)는 임계값 전압의 절대값이 작게 설정되어 있기 때문에, 전원(7)이 저전압이더라도 고속으로 동작한다.
2 입력 NAND 게이트(1)를 사용하지 않을 때에는, 제어 신호(9)를 "H"레벨, 그 반전 신호인 제어 신호(13)를 "L"레벨로 한다. 이 때, p 채널 MOSFET(6) 및 n 채널 MOSFET(10)는 모두 오프 상태로 되어 VA1(8) 및 VB1(12)은 전원(7) 및 GND(11)로부터 각각 분리된다. p 채널 MOSFET(6) 및 n 채널 MOSFET(10)는 모두 임계값 전압의 절대값이 p 채널 MOSFET(2, 3) 및 n 채널 MOSFET(4, 5)보다도 크게 설정되어 있기 때문에, 리크 전류를 작게 억제할 수 있다.
일반적으로, MOSFET의 게이트·소스간 전압이 임계값 전압 이하인 영역에서는, 소스·드레인간의 리크 전류는 게이트 전압에 대하여 지수 함수적으로 증가하기 때문에, MOSFET(2) 내지 MOSFET(5)와 MOSFET(6, 10)의 임계값 전압에 차를 갖게함으로써, 사용하지 않을 때의 리크 전류를 대폭 삭감할 수 있다. 또한, 여기서는 일례로서 내부 회로를 2 입력 NAND 게이트(1)로 하였지만, 그 내부 회로는 다른 논리 회로 및 기억 회로 등의 반도체 집적 회로 장치를 구성하는 어떠한 종류 및 규모의 회로이더라도 마찬가지의 의론이 성립한다.
종래의 저전압 동작 회로는 이상과 같은 구성을 가지고 있었기 때문에, 이하와 같은 문제점이 있었다. 즉, 내부 회로의 출력이 입력의 조합에 의해서 결정되는, 예를 들어 2 입력 NAND 게이트(1)와 같은 조합 회로의 경우에는 정상적으로 동작하지만, 과거의 입력 조건에 의존 기능을 갖는 래치 회로와 같은 순서 회로의 경우에는 오동작을 발생시키는 경우가 있다.
도 18은 내부 회로로서 순서 회로를 마련한 것으로, 도면에 있어서, 래치 회로(20)는 절대값이 작은 임계값 전압을 갖는 p 채널 MOSFET(21, 22) 및 n 채널 MOSFET(23, 24)로 구성되고, 노드(25)와 노드(26)가 한 쌍의 유지 노드로 되어 있으며, 한쪽이 "H"레벨일 때에는 다른쪽이 "L"레벨로 되어 그 값이 유지된다.
제어 신호(9)가 "L"레벨이고, 제어 신호(13)가 "H"레벨로 되는 래치 회로(20)를 동작시킬 때에는, 노드(25) 및 노드(26)에 정상적으로 값이 유지되고, 또한 p 채널 MOSFET(21, 22) 및 n 채널 MOSFET(23, 24)의 임계값 전압의 절대값이 작기 때문에 노드(25)와 노드(26)로의 기입, 판독이 고속으로 실행되지만, 제어 신호(9)가 "H"레벨이고, 제어 신호(13)가 "L"레벨로 되는 래치 회로(20)의 비(非)동작시에 리크 전류를 저감시키면, p 채널 MOSFET(21, 22) 및 n 채널 MOSFET(23, 24)에 있어서의 오프시의 리크 전류가, p 채널 MOSFET(6) 및 n 채널 MOSFET(10)의 오프시의 리크 전류보다도 높아지기 때문에, 노드(25) 및 노드(26)에 데이터가 유지될 수 없게 된다.
왜냐하면, 예를 들어 노드(25)가 "H"레벨, 노드(26)가 "L"레벨로 되면, p 채널 MOSFET(22) 및 n 채널 MOSFET(23)가 오프 상태로 되고, p 채널 MOSFET(21) 및 n 채널 MOSFET(24)가 온 상태로 되지만, p 채널 MOSFET(22) 및 n 채널 MOSFET(23)를 흐르는 리크 전류 때문에 "H"레벨인 노드(25)의 전위가 저하하고, "L"레벨인 노드(26)의 전위가 상승한다. 이 현상은 노드(25)와 노드(26)의 전위가 동등하게 될 때까지 계속되고, 그 결과 노드(25) 및 노드(26)에 유지된 데이터는 소실된다.
종래의 반도체 집적 회로 장치는 이상과 같이 구성되어 있기 때문에, 내부 회로로서 래치 회로(20)를 구성한 경우에, 그 래치 회로(20)를 구성하는 MOSFET의 리크 전류 때문에, 노드에 유지되어 있던 데이터가 소실되는 등의 과제가 있었다.
본 발명의 목적은 상기한 바와 같은 과제를 해결하기 위해서 이루어진 것으로, 내부 회로로서 순서 회로를 구성한 경우에 있어서도, 그 순서 회로를 구성하는 MOSFET의 리크 전류를 저지하여, 데이터를 계속 유지할 수 있는 반도체 집적 회로 장치를 얻는 데 있다.
도 1은 본 발명의 실시예 1에 의한 반도체 집적 회로 장치를 도시하는 회로도,
도 2는 도 1에 있어서의 주요부의 전위를 나타내는 타임 챠트,
도 3은 본 발명의 실시예 2에 의한 반도체 집적 회로 장치를 도시하는 회로도,
도 4는 도 3에 있어서의 주요부의 전위를 나타내는 타임 챠트,
도 5는 본 발명의 실시예 3에 의한 반도체 집적 회로 장치를 도시하는 회로도,
도 6은 본 발명의 실시예 4에 의한 반도체 집적 회로 장치를 도시하는 회로도,
도 7은 본 발명의 실시예 5에 의한 반도체 집적 회로 장치를 도시하는 회로도,
도 8은 본 발명의 실시예 6에 의한 반도체 집적 회로 장치를 도시하는 회로도,
도 9는 본 발명의 실시예 7에 의한 반도체 집적 회로 장치를 도시하는 회로도,
도 10은 본 발명의 실시예 8에 의한 반도체 집적 회로 장치를 도시하는 회로도,
도 11은 본 발명의 실시예 9에 의한 반도체 집적 회로 장치를 도시하는 회로도,
도 12는 본 발명의 실시예 10에 의한 반도체 집적 회로 장치를 도시하는 회로도,
도 13은 본 발명의 실시예 11에 의한 반도체 집적 회로 장치를 도시하는 회로도,
도 14는 본 발명의 실시예 12에 의한 반도체 집적 회로 장치를 도시하는 회로도,
도 15는 본 발명의 실시예 13에 의한 인터페이스 회로를 구성한 반도체 집적 회로 장치를 도시하는 회로도,
도 16은 본 발명의 실시예 14에 의한 인터페이스 회로를 구성한 반도체 집적 회로 장치를 도시하는 회로도,
도 17은 종래의 저전압 동작에 의한 반도체 집적 회로 장치를 도시하는 회로도,
도 18은 종래의 순서 회로를 구성한 반도체 집적 회로 장치를 도시하는 회로도.
도면의 주요 부분에 대한 부호의 설명
6 : p 채널 MOSFET(제 1 스위치 소자, 제 1의 p 채널 MOSFET)
8 : 전기 공급선(제 1 전기 공급 라인)
10 : n 채널 MOSFET(제 2 스위치 소자, 제 1의 n 채널 MOSFET)
11 : 접지 전위 노드(제 2 전원) 12 : 전기 공급선(제 2 전기 공급 라인)
20 : 래치 회로(순서 회로) 21, 22 : P 채널 MOSFET
23, 24 : n 채널 MOSFET 27 : 전원(제 1 전원, 제 1 노드)
31, 33 : 다이오드(제 1 전압 강하 회로)
32, 34 : 다이오드(제 2 전압 강하 회로)
35, 36 : p 채널 MOSFET(MOSFET, 제 1 전압 강하 회로)
37, 38 : n 채널 MOSFET(MOSFET, 제 2 전압 강하 회로)
41, 57, 58 : DC-DC 컨버터(전압 변환기)
51 : 전원(제 1 전원) 52 : 전원(제 3 전원)
53 : p 채널 MOSFET(제 2의 p 채널 MOSFET)
54 : p 채널 MOSFET(제 3의 p 채널 MOSFET)
61 : 전원(제 4 전원)
63, 64 : p 채널 MOSFET(레벨 검출 회로)
65, 66 : p 채널 MOSFET(레벨 변환 회로, 제 1 레벨 변환 회로)
67, 68 : p 채널 MOSFET(레벨 변환 회로, 제 2 레벨 변환 회로)
69, 70 : n 채널 MOSFET(레벨 검출 회로)
71, 72 : n 채널 MOSFET(레벨 변환 회로, 제 1 레벨 변환 회로)
73, 74 : n 채널 MOSFET(레벨 변환 회로, 제 2 레벨 변환 회로)
81, 82 : p 채널 MOSFET(레벨 변환 회로, 제 3 레벨 변환 회로)
83, 84 : p 채널 MOSFET(레벨 변환 회로, 제 4 레벨 변환 회로)
85, 86 : n 채널 MOSFET(레벨 변환 회로, 제 3 레벨 변환 회로)
87, 88 : n 채널 MOSFET(레벨 변환 회로, 제 4 레벨 변환 회로)
101 : p 채널 MOSFET(제 1의 p 채널 MOSFET)
111∼113 : p 채널 MOSFET(MOSFET)
114∼116 : n 채널 MOSFET(MOSFET)
본 발명에 관한 반도체 집적 회로 장치는, 제 1 전원과 제 1 전기 공급 라인 사이를 접속하는 제 1 스위치 소자 및 제 1 전압 강하 회로와, 제 2 전원과 제 2 전기 공급 라인 사이를 접속하는 제 2 스위치 소자 및 제 2 전압 강하 회로와, p 채널 MOSFET의 기판 단자가 제 1 전원에 접속됨과 동시에, n 채널 MOSFET의 기판 단자가 제 2 전원에 접속된 순서 회로를 구비한 것이다.
본 발명에 관한 반도체 집적 회로 장치는, 제 2 전원보다도 높은 전위를 갖는 제 1 전원과, 제 1 전원보다도 높은 전위를 갖는 제 3 전원과, 제 1 전원과 제 1 전기 공급 라인 사이를 접속하는 제 1의 p 채널 MOSFET와, 제 1 전원과 제 1 노드 사이를 접속하는 제 2의 p 채널 MOSFET와, 제 1 노드와 제 3 전원 사이를 접속하는 제 3의 p 채널 MOSFET와, 제 2 전원과 제 2 전기 공급 라인 사이를 접속하는 제 1의 n 채널 MOSFET 및 제 2 전압 강하 회로와, 제 1 노드와 제 1 전기 공급 라인 사이를 접속하는 제 1 전압 강하 회로와, p 채널 MOSFET의 기판 단자가 제 1 노드에 접속됨과 동시에, n 채널 MOSFET의 기판 단자가 제 2 전원에 접속된 순서 회로를 구비한 것이다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
실시예
이하, 본 발명의 실시 일례를 설명한다.
(실시예 1)
도 1은 본 발명의 실시예 1에 의한 반도체 집적 회로 장치를 도시하는 회로도로서, 도면에 있어서, 참조부호 (1)은 2 입력 NAND 게이트이고, 참조부호 (2, 3)은 p 채널 MOSFET, 참조부호 (4, 5)는 n 채널 MOSFET이다. 또한, 참조부호 (20)은 래치 회로(순서 회로)이고, 참조부호 (21, 22)는 P 채널 MOSFET, 참조부호 (23, 24)는 n 채널 MOSFET이다.
참조부호 (6)은 전원(제 1 전원)(27)과 전기 공급선(이하, VA1(제 1 전기 공급 라인)이라고 기재함)(8) 사이에 접속되고, 제어 신호(9)에 의해 동작하는 p 채널 MOSFET(제 1 스위치 소자), 참조부호 (10)은 접지 전위 노드(이하, GND(제 2 전원)이라고 기재함)(11)와 전기 공급선(이하, VB1(제 2 전기 공급 라인)이라고 기재함)(12) 사이에 접속되고, 제어 신호(13)에 의해 동작하는 n 채널 MOSFET(제 2 스위치 소자)로서, 이들 p 채널 MOSFET(6) 및 n 채널 MOSFET(10)는 2 입력 NAND 게이트(1) 및 래치 회로(20)를 구성하는 p 채널 MOSFET(2, 3, 21, 22) 및 n 채널 MOSFET(4, 5, 23, 24)보다도 임계값 전압의 절대값이 크게 설정되어 있다.
참조부호 (31)은 양극(anode)이 전원(27)에 접속되고, 음극(cathode)이 VA1(8)에 접속된 다이오드(제 1 전압 강하 회로), 참조부호 (32)는 양극이 VB1(12)에 접속되고, 음극이 GND(11)에 접속된 다이오드(제 2 전압 강하 회로)이다.
또한, p 채널 MOSFET(2, 3, 6, 21, 22)의 기판 전위는 전원(27)에 접속되고, n 채널 MOSFET(4, 5, 10, 23, 24)의 기판 전위는 GND(11)에 접속되어 있다.
다음에 동작에 대하여 설명한다.
2 입력 NAND 게이트(1) 및 래치 회로(20)의 동작시에는, 전원(27)의 전압은 저전압(제 1 전위)으로 하여, 제어 신호(9)를 "L"레벨로 하고, 그 반전 신호인 제어 신호(13)를 "H"레벨로 한다. 따라서, p 채널 MOSFET(6) 및 n 채널 MOSFET(10)는 모두 온 상태로 하여 VA1(8)은 전원(27)의 레벨까지 상승되고, VB1(12)은 GND(11)의 레벨까지 하강된다. 이 결과, 2 입력 NAND 게이트(1) 및 래치 회로(20)는 통상의 동작을 실행하고, 또한 임계값 전압의 절대값이 작게 설정되어 있기 때문에 고속으로 동작한다. 또한, 이 때 다이오드(31, 32)는 모두 양극와 음극간 전압이 0V로 되기 때문에 오프 상태로 되어 2 입력 NAND 게이트(1) 및 래치 회로(20)의 동작에는 전혀 영향을 미치지 않는다.
다음에 2 입력 NAND 게이트(1) 및 래치 회로(20)를 사용하지 않을 때에는, 제어 신호(9)를 "H"레벨로 하고, 그 반전 신호인 제어 신호(13)를 "L"레벨로 하며, 또한 동시에 전원(27)을 고(高)전위(제 2 전위)로 변화시킨다. 따라서, p 채널 MOSFET(6) 및 n 채널 MOSFET(10)는 모두 오프 상태로 하여, 소(小)임계값 전압인 2 입력 NAND 게이트(1) 및 래치 회로(20)에 있어서의 리크 전류 때문에, VA1(8) 및 VB1(12)의 전위는 모두 상승되고, 다이오드(31, 32)가 온 상태로 되는 전위까지 상승한다.
도 2는 도 1에 있어서의 주요부의 전위를 나타내는 타임 챠트로서, 도면에 있어서, 참조부호 (8a)는 VA1(8)의 전위, 참조부호 (12a)는 VB1(12)의 전위, 참조부호 (27a)는 전원(27)의 전위의 변화의 모양을 나타내고, 또한 가로축은 시간을 나타내며, 기간 I 및 기간 Ⅲ은 동작할 때(액티브(active)시), 기간 Ⅱ는 사용하지 않을 때(슬립(sleep)시)를 나타내고 있다. 또한, 전원(27)의 전원 전압은 예로서 저전압일 때에는 1.0V, 고전압일 때에는 3.3V로 하고, 다이오드(31, 32)의 온 전압을 0.6V로 가정한다. 기간 I 및 기간 Ⅲ에 있어서는 전원(27) 및 VA1(8)은 모두 1.0V로 되고, VB1(12)은 0V로 되지만, 사용하지 않을 때에는 전원(27)이 3.3V로 상승하기 때문에, VA1(8) 및 VB1(12)은 모두 상승하고, VA1(8)은 전원(27)보다도 다이오드(31)의 온 전압 V1만큼 낮은 전위로 되며, VB1(12)은 GND(11)보다도 다이오드(32)의 온 전압 V2만큼 높은 전위로 된다.
일반적으로 다이오드는 양극과 음극간의 전위가 온 전압을 초과하면 전류가 흘러 양극과 음극간의 전압을 거의 온 전압으로 클램프(clamp)하는 성질을 갖기 때문에, VA1(8) 및 VB1(12)의 상승은 거의 상기한 전위로 억제된다. 이 결과, 사용하지 않을 때에 있어서의 VA1(8) 및 VB1(12)의 전위는 각각 2.7V 및 0.6V로 된다. 여기서, 2 입력 NAND 게이트(1) 및 래치 회로(20)를 구성하는 MOSFET를 주목하면, p 채널 MOSFET(2, 3, 21, 22)는 모두 소스 노드가 VA1(8)에 접속되고, 기판 전위가 전원(27)에 접속되기 때문에, 소스 전위보다도 기판 전위가 0.6V 높은 상태(역(逆)바이어스 상태)로 된다. 또한, n 채널 MOSFET(5, 23, 24)는 모두 소스 노드가 VB1(12)에 접속되고, 기판 전위가 GND(11)에 접속되기 때문에, 소스 전위보다도 기판 전위가 0.6V 낮은 상태(역바이어스 상태)로 된다.
n 채널 MOSFET(4)만, 소스가 n 채널 MOSFET(5)의 드레인에 접속되지만, n 채널 MOSFET(5)의 드레인 노드는 항상 VB1(12)의 전위와 동등하든지 그보다도 높아지기 때문에, n 채널 MOSFET(4)의 소스 전위와 기판 전위의 전위차는 0.6V 이상으로 되어, n 채널 MOSFET(5, 23, 24)보다도 강한 역바이어스 상태로 된다.
일반적으로, MOSFET에 있어서는, 소스와 기판간에 역바이어스의 전압을 인가하면, 소스와 기판간을 동일 전위로 하는 경우에 비해서 임계값 전압의 절대값이 상승하고, 역바이어스값이 증가하면 임계값 전압의 절대값의 상승량도 증가한다고 하는 성질을 갖는다. 이 때문에, 도 1에 도시한 구성에서는, 사용하지 않을 때에 있어서 2 입력 NAND 게이트(1) 및 래치 회로(20)를 구성하는 MOSFET는 모두 동작할 때보다도 임계값 전압이 높아지고, 그 결과 리크 전류가 저감된다. 또한, VA1(8) 및 VB1(12)은 2 입력 NAND 게이트(1) 및 래치 회로(20)의 리크 전류와 다이오드(31, 32)에 의해서 일정 전위로 유지되기 때문에, 2 입력 NAND 게이트(1)의 입출력 노드나 래치 회로(20)의 기억 노드의 전위는 모두 직전의 상태로 유지되어, 기억 노드의 데이터가 소실되지 않는다.
이상과 같이, 본 실시예 1에 의하면, 동작시에 2 입력 NAND 게이트(1) 및 래치 회로(20)를 구성하는 소임계값 전압의 MOSFET에 의해서 고속으로 동작시킬 수 있다. 또한, 사용하지 않을 때에 있어서 2 입력 NAND 게이트(1) 및 래치 회로(20)를 구성하는 MOSFET는 모두 동작시보다도 임계값 전압이 높아지고, 그 결과 리크 전류가 저감된다. 또한, VA1(8) 및 VB1(12)은 2 입력 NAND 게이트(1) 및 래치 회로(20)의 리크 전류와 다이오드(31, 32)에 의해서 일정 전위로 유지되기 때문에, 2 입력 NAND 게이트(1)의 입출력 노드나 래치 회로(20)의 기억 노드의 전위는 모두 직전의 상태로 유지되어, 기억 노드의 데이터가 소실되는 것을 방지할 수 있다.
또한, 상기 실시예 1에서는, 사용하지 않을 때, 전원(27)에 3.3V의 고전압을 인가하는 구성으로 하였지만, 사용하지 않을 때에 있어서도 동작시의 전위와 동일하게 하더라도 무방하고, 이 경우에 있어서도, 리크 전류가 저감됨과 동시에, 2 입력 NAND 게이트(1)의 입출력 노드나 래치 회로(20)의 기억 노드의 전위를 모두 직전의 상태로 유지하여, 기억 노드의 데이터가 소실되는 것을 방지할 수 있다.
또한, 상기 실시예 1에서는, 제어 신호(9)와 제어 신호(13)가 서로 역상인 경우에 대하여 설명하였지만, 상기 동작을 만족시키면 서로 독립된 제어 신호이더라도 무방하다.
(실시예 2)
도 3은 본 발명의 실시예 2에 의한 반도체 집적 회로 장치를 도시하는 회로도로서, 도면에 있어서, 참조부호 (33)은 다이오드(31)에 직렬 접속된 다이오드(제 1 전압 강하 회로), 참조부호 (34)는 다이오드(32)에 직렬 접속된 다이오드(제 2 전압 강하 회로)이다.
그 밖의 구성은, 실시예 1과 동일하기 때문에 그 중복되는 설명은 생략한다.
다음에 동작에 대하여 설명한다.
도 3에 도시한 바와 같이, 다이오드(31, 33) 2개를 직렬 접속, 다이오드(32, 34) 2개를 직렬 접속함으로써, 실시예 1과 비교해 사용하지 않을 때에 있어서의 VA1(8) 및 VB1(12)의 전위는 변화한다.
도 4는 도 3에 있어서의 주요부의 전위를 나타내는 타임 챠트로서, 도면에 있어서, 다이오드(31, 33)의 온 전압 V1 및 다이오드(32, 34)의 온 전압 V2는 모두 다이오드 2개분 만큼의 온 전압으로 되기 때문에 1.2V로 되고, 그 결과 사용하지 않을 때에 있어서의 VA1(8) 및 VB1(12)의 전위는 2.1V 및 1.2V로 된다.
따라서, 2 입력 NAND 게이트(1) 및 래치 회로(20)를 구성하는 MOSFET는 실시예 1의 경우보다도 사용하지 않을 때에 있어서의 임계값 전압이 높아지고, 그 결과 리크 전류가 더욱 저감된다. 또한, 이 때 VA1(8) 및 VB1(12)간에는 0.9V의 전위차가 유지되기 때문에 내부 노드도 유지되고, 래치 회로(20)의 데이터가 소실되지도 않는다.
이상과 같이, 본 실시예 2에 의하면, 실시예 1의 경우보다도 사용하지 않을 때의 리크 전류를 더 저감할 수 있어 저소비 전력화를 실현할 수 있다.
또한, 본 실시예 2에 의하면, 2개의 다이오드를 직렬 접속하였지만, 임의의 갯수로 직렬 접속하여, 온 전압을 조정하도록 하더라도 무방하고, 마찬가지의 효과를 얻는다.
(실시예 3)
도 5는 본 발명의 실시예 3에 의한 반도체 집적 회로 장치를 도시하는 회로도로서, 도면에 있어서, 참조부호 (35, 36)은 게이트와 드레인을 공통으로 한 p 채널 MOSFET(MOSFET, 제 1 전압 강하 회로)이고, 그들 p 채널 MOSFET(35, 36)를 직렬 접속한 것이다. 또한, 참조부호 (37, 38)은 게이트와 드레인을 공통으로 한 n 채널 MOSFET(MOSFET, 제 2 전압 강하 회로)이고, 그들 n 채널 MOSFET(37, 38)을 직렬 접속한 것이다.
그 밖의 구성은, 실시예 1과 동일하기 때문에 그 중복되는 설명은 생략한다.
다음에 동작에 대하여 설명한다.
도 5는, 실시예 2에 있어서의, 다이오드(31, 33)를 p 채널 MOSFET(35, 36)로 대체하고, 다이오드(32, 34)를 n 채널 MOSFET(37, 38)로 대체한 것이다.
일반적으로, 정(正)의 임계값 전압을 갖는 n 채널 MOSFET 혹은 부(負)의 임계값 전압을 갖는 p 채널 MOSFET는 드레인과 게이트를 공통으로 함으로써, 임계값 전압을 온 전압으로 하는 다이오드로 간주할 수 있기 때문에, 본 실시예 3에 의한 구성에 의해서 실시예 2와 마찬가지의 동작을 실현할 수 있다. 또한, 특별한 다이오드 소자를 마련할 필요없이, MOSFET만으로 전(全) 회로를 구성할 수 있고, 제조시에 임계값 전압을 조정함으로써 임의의 온 전압을 만들 수 있다.
이상과 같이, 본 실시예 3에 의하면, p 채널 MOSFET(35, 36) 및 n 채널 MOSFET(37, 38)에 의해서, 실시예 2와 마찬가지의 효과를 얻는다. 또한, 특별한 다이오드 소자를 마련할 필요없이, MOSFET만으로 전 회로를 구성할 수 있어, 용이하게 제조할 수 있다.
또한, 본 실시예 3에서는, 전원(27)측을 p 채널 MOSFET(35, 36), GND(11)측을 n 채널 MOSFET(37, 38)에 의해 실현한 경우를 나타내었지만, p 채널 MOSFET 및 n 채널 MOSFET의 조합은 임의로 하여도 무방하고, 어느 한 쪽만으로 구성하더라도 마찬가지의 효과를 얻을 수 있다.
또한, p 채널 MOSFET 및 n 채널 MOSFET의 직렬 접속의 갯수도 임의로 하여도 무방하고, 소정의 온 전압에 따라 직렬 접속하는 갯수를 선택하면 된다.
또한, 본 실시예 3에서는, p 채널 MOSFET(35, 36) 및 n 채널 MOSFET(37, 38)로서 대(大)임계값 전압의 MOSFET를 이용하였지만, 소임계값 전압의 MOSFET를 이용하더라도 무방하다.
(실시예 4)
도 6은 본 발명의 실시예 4에 의한 반도체 집적 회로 장치를 도시하는 회로도로서, 도면에 있어서, 참조부호 (41)은 제어 신호(43)의 값에 근거하여, 전원(42)의 전위를 소정의 전위로 변환하여 전원(27)에 출력하는 DC-DC 컨버터(전압 변환기)이다.
그 밖의 구성은, 실시예 1과 동일하기 때문에 그 중복되는 설명은 생략한다.
다음에 동작에 대하여 설명한다.
도 6은 실시예 1에 있어서, 동작할 때와 사용하지 않을 때의 전원(27)의 전위를 DC-DC 컨버터(41)를 이용하여 실현한 것이다. 예를 들면, 제어 신호(43)를 동작할 때에는 "H"레벨, 사용하지 않을 때에는 "L"레벨로 하면, 제어 신호(43)가 "H"레벨일 때에는 전원(27)을 저전위로 하고, 또한 p 채널 MOSFET(6) 및 n 채널 MOSFET(10)를 온 상태로 함으로써 저전압의 고속 동작을 실현함과 동시에, 제어 신호(43)가 "L"레벨일 때에는, 전원(27)을 고전위로 하고, 또한 p 채널 MOSFET(6) 및 n 채널 MOSFET(10)을 오프 상태로 함으로써, 실시예 1에서 기술한 리크 전류의 저감을 실현한다.
이상과 같이, 본 실시예 4에 의하면, 전원(27)에 소정의 전위를 인가할 수 있어, 실시예 1의 동작을 실현할 수 있다.
또한, 전원(27)의 전위는, 상기 저전위 혹은 고전위 중 어느 한 쪽과 동일 전위이더라도 무방하고, 또한 제어 신호(43)는 제어 신호(9) 혹은 제어 신호(13)와 동일한 신호이더라도 상관없다. 또한, 본 실시예 4에 실시예 2 및 실시예 3을 적용하더라도 무방하고, 마찬가지의 효과를 얻을 수 있다.
(실시예 5)
도 7은 본 발명의 실시예 5에 의한 반도체 집적 회로 장치를 도시하는 회로도로서, 도면에 있어서, 참조부호 (51)은 전원(제 1 전원), 참조부호 (52)는 그 전원(51)보다도 높은 전위를 갖는 전원(제 3 전원)이다. 참조부호 (6)은 전원(51)과 VA1(8) 사이에 접속된 p 채널 MOSFET(제 1의 p 채널 MOSFET), 참조부호 (53)은 전원(51)과 전원(제 1 노드)(27) 사이에 접속된 p 채널 MOSFET(제 2의 p 채널 MOSFET)이고, p 채널 MOSFET(6, 53)의 기판 전위는 전원(27)에 접속되어 있다. 참조부호 (54)는 전원(27)과 전원(52) 사이에 접속된 p 채널 MOSFET(제 3의 p 채널 MOSFET)이고, p 채널 MOSFET(54)의 기판 전위는 전원(52)에 접속되어 있다. 참조부호 (10)은 GND(11)과 VB1(12) 사이에 접속된 n 채널 MOSFET(제 1의 n 채널 MOSFET)이고, n 채널 MOSFET(10)의 기판 전위는 GND(11)에 접속되어 있다.
또한, 참조부호 (55, 56)은 제어 신호로서, 제어 신호(55)는 제어 신호(13)와 동일하고, 제어 신호(56)는 제어 신호(9)와 동일하다.
그 밖의 구성은, 실시예 1과 동일하기 때문에 그 중복되는 설명은 생략한다.
다음에 동작에 대하여 설명한다.
2 입력 NAND 게이트(1) 및 래치 회로(20)가 동작할 때에는, 제어 신호(13, 55)는 "H"레벨, 제어 신호(9, 56)는 "L"레벨로 한다. 이 때, p 채널 MOSFET(6, 53) 및 n 채널 MOSFET(10)는 온 상태로 되고, p 채널 MOSFET(54)는 오프 상태로 된다. 따라서, 전원(27) 및 VA1(8)은 모두 전원(51)의 저전위가 인가됨과 동시에 VB1(12)에는 GND(11)의 전위가 인가된다. 이 때문에, 2 입력 NAND 게이트(1) 및 래치 회로(20)는 실시예 1에 있어서의 동작시와 마찬가지의 저전압의 고속 동작을 실행한다.
다음에 사용하지 않을 때에는, 제어 신호(13, 55)는 "L"레벨, 제어 신호(9, 56)는 "H"레벨로 한다. 이 때, p 채널 MOSFET(6, 53) 및 n 채널 MOSFET(10)는 오프 상태로 되고, p 채널 MOSFET(54)는 온 상태로 된다. 따라서, 전원(27)에는 전원(52)의 고전위가 인가되고, 실시예 1에 있어서의 사용하지 않을 때와 마찬가지의 2 입력 NAND 게이트(1) 및 래치 회로(20)의 리크 전류가 저감된다.
이상과 같이, 본 실시예 5에 의하면, p 채널 MOSFET(53, 54)라고 하는 단순한 회로를 부가하는 것만으로, 실시예 4와 같은 출력 전압을 가변으로 하는 DC-DC 컨버터(41)를 이용하는 일 없이, 실시예 1의 동작을 실현할 수 있고, 마찬가지의 효과를 얻을 수 있다.
또한, 본 실시예 5에 의하면, 제어 신호(13, 55)와 제어 신호(9, 56)가 각각 서로 역상인 경우에 대하여 설명하였지만, 상기 동작을 만족시키면 서로 독립된 신호이더라도 무방하고, 마찬가지의 효과를 얻을 수 있다.
(실시예 6)
도 8은 본 발명의 실시예 6에 의한 반도체 집적 회로 장치를 도시하는 회로도로서, 본 실시예 6은 도 7에 있어서, p 채널 MOSFET(6)를 p 채널 MOSFET(53, 54)보다도 임계값 전압의 절대값이 작은 p 채널 MOSFET(2, 3) 등과 마찬가지의 p 채널 MOSFET(제 1의 p 채널 MOSFET)(101)로 한 것이다.
또한, 2 입력 NAND 게이트(1) 및 래치 회로(20)를 사용하지 않을 때(슬립시)에, p 채널 MOSFET(101)를 제어하는 "H"레벨인 게이트 신호의 전위를 전원(51)의 전위보다도 높게 설정하도록 한 것이다.
이상과 같이, 본 실시예 6에 의하면, p 채널 MOSFET(101)가 오프 상태일 때의 리크 전류를 실시예 5와 마찬가지로 저감시킬 수 있음과 동시에, 임계값 전압의 절대값이 작은 p 채널 MOSFET(101)에 의해, 온 상태일 때의 전류량이 실시예 5의 경우보다도 커져, p 채널 MOSFET(101)의 사이즈를 작게 할 수 있으며, 이에 따라 반도체 집적 회로 장치의 칩 사이즈를 작게 할 수 있다.
(실시예 7)
도 9는 본 발명의 실시예 7에 의한 반도체 집적 회로 장치를 도시하는 회로도로서, 도면에 있어서, p 채널 MOSFET(6, 53)를 공통의 제어 신호(9)에 의해 제어하고, p 채널 MOSFET(54) 및 n 채널 MOSFET(10)를 제어 신호(9)와는 역상인 공통의 제어 신호(13)에 의해 제어하도록 한 것이다.
그 밖의 구성은, 실시예 5와 동일하기 때문에 그 중복되는 설명은 생략한다.
이상과 같이, 본 실시예 7에 의하면, 실시예 5의 효과를 손상하는 일 없이, 제어 신호의 갯수를 저감할 수 있기 때문에, 반도체 집적 회로 장치의 칩의 저면적화가 가능해진다.
(실시예 8)
도 10은 본 발명의 실시예 8에 의한 반도체 집적 회로 장치를 도시하는 회로도로서, 본 실시예 8은 도 9에 있어서 도 3에 도시한 바와 같이, 다이오드(31, 33)를 직렬 접속하고, 다이오드(32, 34)를 직렬 접속한 것이다.
이상과 같이, 본 실시예 8에 의하면, 다이오드를 직렬로 2개 연결함으로써, 실시예 2에 도시한 바와 같이 사용하지 않을 때에 있어서 리크 전류를 실시예 6의 경우보다도 더욱 저감시킬 수 있다.
(실시예 9)
도 11은 본 발명의 실시예 9에 의한 반도체 집적 회로 장치를 도시하는 회로도로서, 본 실시예 9는 도 11에 있어서 도 5에 도시한 바와 같이, p 채널 MOSFET(35, 36)를 직렬 접속하고, 또한 n 채널 MOSFET(37, 38)를 직렬 접속한 것이다.
이상과 같이, 본 실시예 9에 의하면, 특별한 다이오드 소자를 마련할 필요없이, MOSFET만으로 전 회로를 구성할 수 있어, 용이하게 제조할 수 있다.
(실시예 10)
도 12는 본 발명의 실시예 10에 의한 반도체 집적 회로 장치를 도시하는 회로도로서, 본 실시예 10은 도 5에 있어서, p 채널 MOSFET(35, 36)를 임계값 전압의 절대값이 큰 p 채널 MOSFET(MOSFET)(111) 및 임계값 전압의 절대값이 작은 p 채널 MOSFET(MOSFET)(112, 113)로 하고, 또한 n 채널 MOSFET(37, 38)를 임계값 전압의 절대값이 작은 n 채널 MOSFET(MOSFET)(114, 115) 및 임계값 전압의 절대값이 큰 n 채널 MOSFET(MOSFET)(116)로 한 것이다.
이상과 같이, 본 실시예 10에 의하면, 임계값 전압의 절대값이 큰 MOSFET와 임계값 전압의 절대값이 작은 MOSFET를 병용함으로써, 전압 강하값을 더욱 근소하게 설정할 수 있어, 따라서 보다 정밀하게 저소비 전력화를 달성할 수 있다.
(실시예 11)
도 13은 본 발명의 실시예 11에 의한 반도체 집적 회로 장치를 도시하는 회로도로서, 본 실시예 11은 도 13에 있어서, 전원(51)의 전위를 전원(52)으로부터 DC-DC 컨버터(전압 변환기)(57)에 의해 발생시키는 것이다.
이상과 같이, 본 실시예 11에 의하면, 전원(52)보다도 전원(51)이 저전압으로 되기 때문에, DC-DC 컨버터(57)는 고전압을 입력으로 하고 저전압을 출력으로 하는 저전압 발생 회로로 할 수 있어, 외부로부터의 전원 입력을 전원(52)만으로 하는 단일 전원으로, 실시예 5와 마찬가지의 효과를 얻을 수 있다.
(실시예 12)
도 14는 본 발명의 실시예 12에 의한 반도체 집적 회로 장치를 도시하는 회로도로서, 본 실시예 12는 전원(52)의 전위를 전원(51)으로부터 DC-DC 컨버터(전압 변환기)(58)에 의해 발생시키는 것이다.
이상과 같이, 본 실시예 12에 의하면, 전원(52)보다도 전원(51)이 저전압으로 되기 때문에, DC-DC 컨버터(58)는 저전압을 입력으로 하고 고전압을 출력으로 하는 고전압 발생 회로로 할 수 있어, 외부로부터의 전원 입력을 전원(51)만으로 하는 단일 전원으로, 실시예 5와 마찬가지의 효과를 얻을 수 있다.
(실시예 13)
도 15는 본 발명의 실시예 13에 의한 인터페이스 회로를 구성한 반도체 집적 회로 장치를 도시하는 회로도로서, 도면에 있어서, 참조부호 (27)은 동작시에는 1.0V, 사용하지 않을 때에는 3.3V의 전위를 갖는 전원(제 1 전원), 참조부호 (11)은 GND(제 2 전원), 참조부호 (8)은 동작시에는 1.0V, 사용하지 않을 때에는 2.7V의 전위를 갖는 VA1(8), VB1(12)은 동작시에는 0V, 사용하지 않을 때에는 0.6V의 전위를 갖는 VB1로, 이들은 도 1에 도시한 것과 동일하다.
또한, 참조부호 (61)은 도 15에 도시한 인터페이스 회로의 다음단의 회로와 동일한 전위를 갖는 전원(제 4 전원)으로, 여기서는 3.3V로 한다. 참조부호 (62)는 입력 신호의 입력 노드로서, 예를 들면 도 1에 도시한 2 입력 NAND 게이트(1) 또는 래치 회로(20)의 출력 신호를 입력하는 것이다.
참조부호 (63∼68)은 p 채널 MOSFET, 참조부호 (69∼74)는 n 채널 MOSFET로서, p 채널 MOSFET(63, 64)는 p 채널 MOSFET(65∼68)보다도 임계값 전압의 절대값이 작게 설정되어 있다. 또, n 채널 MOSFET(69∼72)는 n 채널 MOSFET(73, 74)보다도 임계값 전압의 절대값이 작게 설정되어 있다.
또한, p 채널 MOSFET(63) 및 n 채널 MOSFET(69)와, p 채널 MOSFET(64) 및 n 채널 MOSFET(70)는 모두 VA1(8)과 VB1(12) 사이에 직렬 접속되고, 그들 p 채널 MOSFET(63, 64)의 기판 단자가 전원(27)에 접속됨과 동시에, 그들 n 채널 MOSFET(69, 70)의 기판 단자가 GND(11)에 접속되며, 그들 회로에 의해, 2 입력 NAND 게이트(1) 또는 래치 회로(20)의 출력 신호를 입력 노드(62)로부터 입력하여, "H" 또는 "L"레벨을 검출하는 레벨 검출 회로를 구성한다.
또한, p 채널 MOSFET(65) 및 n 채널 MOSFET(71)와, p 채널 MOSFET(66) 및 n 채널 MOSFET(72)는 모두 전원(61)과 VB1(12) 사이에 직렬 접속되고, 그들 p 채널 MOSFET(65, 66)의 기판 단자가 전원(61)에 접속됨과 동시에, 그들 n 채널 MOSFET(71, 72)의 기판 단자가 GND(11)에 접속되며, 그들 회로에 의해, 노드(77, 78)의 신호에 따라, 레벨 검출 회로에 의해 검출된 레벨이 "H"레벨인 기간 동안을 전원(61)의 전위로 변환하고, "L"레벨인 기간 동안을 VB1(12)의 전위로 하는 제 1 레벨 변환 회로(레벨 변환 회로)를 구성한다.
또한, p 채널 MOSFET(67) 및 n 채널 MOSFET(73)과, p 채널 MOSFET(68) 및 n 채널 MOSFET(74)는 모두 전원(61)과 GND(11) 사이에 직렬 접속되고, 그들 p 채널 MOSFET(67, 68)의 기판 단자가 전원(61)에 접속됨과 동시에, 그들 n 채널 MOSFET(73, 74)의 기판 단자가 GND(11)에 접속되며, 그들 회로에 의해, 노드(79, 80)의 신호에 따라, 레벨 검출 회로에 의해 검출된 레벨이 "H"레벨인 기간 동안을 전원(61)의 전위로 하고, "L"레벨인 기간 동안을 GND(11)의 전위로 변환하며, 노드(79, 80)로부터 다음단의 회로에 출력하는 제 2 레벨 변환 회로(레벨 변환 회로)를 구성한다.
다음에 동작에 대하여 설명한다.
종래의 회로에서는, 통상 예를 들어 3.3V 등의 단일 전원으로 동작하고, 신호의 입출력 레벨도 모두 0∼3.3V이고, 본 발명의 실시예와 같은 동작시와 사용하지 않을 때에 신호의 레벨이 변화하지 않는다. 실시예 1의 도 2에 도시한 바와 같이, 실시예 1에서는, 예를 들면 동작시에는 신호의 레벨은 0∼1.0V, 사용하지 않을 때에는 0.6∼2.7V로 변화하기 때문에, 이를 그대로 종래의 다음단의 회로에 입력하면, 입력부의 회로가 정상적으로 동작하지 않고, 오동작을 일으키거나, 혹은 불필요한 DC 전류가 흘러 소비 전력을 증대시킨다. 본 실시예 13의 인터페이스 회로는 이러한 오동작이나 소비 전력의 증대를 방지하고, 실시예 1 내지 실시예 12의 회로에 의해 생성되는 신호를, 안정적으로 종래의 회로의 신호 레벨로 변환하기 위한 것이다.
우선, 동작시에는, 입력 노드(62)는 "H"레벨 1.0V, "L"레벨 0V의 신호로 되기 때문에, p 채널 MOSFET(63) 및 n 채널 MOSFET(69)로 구성되는 인버터 회로에 의해 동일한 신호 레벨을 갖는 반전 신호가 노드(75)에 출력된다. 이 반전 신호는 p 채널 MOSFET(64) 및 n 채널 MOSFET(70)로 구성되는 인버터 회로에 의해서 또한 반전되고, 노드(62, 75)와 동일한 신호 레벨에 의해 노드(76)에 출력된다. 따라서, 노드(75)와 노드(76)는 상보 신호로 되며, 이들은 n 채널 MOSFET(71, 72)에 각각 입력된다.
p 채널 MOSFET(65, 66)는 각각 전원(61)과 n 채널 MOSFET(71, 72) 사이에 접속되고, 서로 게이트와 드레인이 교차 접속된 구성을 갖기 때문에, 노드(77, 78)의 신호 레벨은 "L"레벨이 0V, "H"레벨이 3.3V로 된다. 왜냐하면, 가령 노드(75)를 "H"레벨, 노드(76)를 "L"레벨로 하면, n 채널 MOSFET(71)는 온 상태, n 채널 MOSFET(72)는 오프 상태로 되기 때문에, 노드(77)가 "L"레벨로 하강되고, 그 결과 p 채널 MOSFET(66)가 온 상태로 되며 노드(78)는 전원(61)의 3.3V까지 상승된다. 이 때문에, p 채널 MOSFET(65)는 오프 상태로 되며, 노드(77)는 VB1(12)의 레벨인 0V까지 하강된다.
노드(75)가 "L"레벨, 노드(76)가 "H"레벨로 되면 마찬가지의 동작에 의해, 노드(77)는 전원(61)의 3.3V까지 상승되고, 노드(78)는 VB1(12)의 레벨인 0V까지 하강된다. 즉, p 채널 MOSFET(65, 66) 및 n 채널 MOSFET(71, 72)로 이루어지는 회로는 "L"레벨을 VB1(12)의 레벨, "H"레벨을 전원(61)의 레벨로 하는 신호를 출력하는 레벨 변환 회로로 간주할 수 있다.
다음에, p 채널 MOSFET(67, 68)에 대해서는, 노드(77)를 "L"레벨, 노드(78)를 "H"레벨로 하면, p 채널 MOSFET(67)는 온 상태, p 채널 MOSFET(68)는 오프 상태로 되기 때문에, 노드(79)가 "H"레벨로 상승되고, 그 결과 n 채널 MOSFET(74)가 온 상태로 되며, 노드(80)는 GND(11)의 레벨인 0V까지 하강된다. 이 때문에, n 채널 MOSFET(73)는 오프 상태로 되며, 노드(79)는 전원(61)의 레벨인 3.3V까지 상승된다. 노드(77)가 "H"레벨, 노드(78)가 "L"레벨이 되면 마찬가지의 동작에 의해, 노드(79)는 GND(11)의 레벨인 0V까지 하강되고, 노드(80)는 전원(61)의 레벨인 3.3V까지 상승된다. 즉, p 채널 MOSFET(67, 68) 및 n 채널 MOSFET(73, 74)로 이루어지는 회로는, "L"레벨을 VB1(12)의 레벨, "H"레벨을 전원(61)의 레벨로 하는 신호를 입력하여, "L"레벨을 GND(11)의 레벨, "H"레벨을 전원(61)의 레벨로 하는 신호를 출력하는 레벨 변환 회로로 간주할 수 있다.
이상과 같이, 동작시에 있어서 도 15에 도시한 인터페이스 회로는, "L"레벨을 VB1(12)의 레벨, "H"레벨을 VA1(8)의 레벨로 하는 신호를, "L"레벨을 GND(11)의 레벨, "H"레벨을 전원(61)의 레벨로 하는 신호로 변환하는 레벨 변환 회로로서 동작한다. 또한, 오프 상태의 MOSFET는 모두 소스의 전위와 게이트의 전위가 동등하게 되도록 동작하기 때문에, 불필요한 DC 전류가 흐르는 일 없이, 저소비 전력의 동작을 실현한다.
다음에, 사용하지 않을 때에 있어서는, 도 2에 도시한 바와 같이, VA1(8)이 2.7V, VB1(12)가 0.6V로 되지만, 이 인터페이스 회로의 동작은 상술한 바와 같이, 내부 노드의 레벨만이 변화한다. 즉, 노드(62, 75, 76)의 전위는 "L"레벨이 VB1(12)의 0.6V, "H"레벨이 VA1(8)의 2.7V로 되고, 이 결과 노드(77, 78)의 전위는, "L"레벨이 VB1(12)의 0.6V, "H"레벨이 전원(61)의 3.3V로 된다. 또한, 노드(79, 80)의 전위는, "L"레벨이 GND(11)의 0V, "H"레벨이 전원(61)의 3.3V로 된다. 또한, 이 때 임계값 전압의 절대값이 작은 MOSFET(63, 64) 및 MOSFET(69∼72)에는, 모두 기판에 역바이어스가 인가되기 때문에, 임계값 전압의 절대값이 증가하고, 리크 전류가 저감된다. 또한, 그 밖의 MOSFET는 임계값 전압의 절대값이 크게 설정되어 있기 때문에, 리크 전류는 작다. 따라서, 사용하지 않을 때에 있어서 이 인터페이스 회로는, 동작할 때와 마찬가지로 "L"레벨을 VB1(12)의 레벨, "H"레벨이 VA1(8)의 레벨로 하는 신호를, "L"레벨을 GND(11)의 레벨, "H"레벨을 전원(61)의 레벨로 하는 신호로 변환하는 레벨 변환 회로로서 동작한다. 또한, 사용하지 않을 때의 리크 전류는 작게 억제된다.
이상과 같이, 본 실시예 13에 의하면, 인터페이스 회로는, 동작할 때와 사용하지 않을 때의 양쪽에 있어서 입력 신호의 레벨을, "L"레벨을 GND(11)의 레벨, "H"레벨을 전원(61)의 3.3V로 하는 신호로 변환하고, 따라서 이 출력 신호에 의해서 종래의 다음단의 회로를 안정적으로 동작시킬 수 있다. 또한, 오프 상태의 MOSFET는 모두 소스의 전위와 게이트의 전위가 동등하게 되도록 동작하기 때문에, 불필요한 DC 전류가 흐르는 일 없고, 또한 사용하지 않을 때의 리크 전류도 저감할 수 있어, 저소비 전력의 동작을 실현한다.
(실시예 14)
도 16은 본 발명의 실시예 14에 의한 인터페이스 회로를 구성한 반도체 집적 회로 장치를 도시하는 회로도로서, 도면에 있어서, 참조부호 (81∼84)는 p 채널 MOSFET, 참조부호 (85∼88)은 n 채널 MOSFET로서, p 채널 MOSFET(81, 82)는 p 채널 MOSFET(83, 84)보다도 임계값 전압의 절대값이 작게 설정되어 있다. 또한, n 채널 MOSFET(85∼88)은 n 채널 MOSFET(69, 70)보다도 임계값 전압의 절대값이 크게 설정되어 있다.
또한, p 채널 MOSFET(81) 및 n 채널 MOSFET(85)와, p 채널 MOSFET(82) 및 n 채널 MOSFET(86)는 모두 VA1(8)과 GND(11) 사이에 직렬 접속되고, 그들 p 채널 MOSFET(81, 82)의 기판 단자가 전원(27)에 접속됨과 동시에, 그들 n 채널 MOSFET(85, 86)의 기판 단자가 GND(11)에 접속되며, 그들 회로에 의해, 노드(89, 91)의 신호에 따라서, 레벨 검출 회로에 의해서 검출된 레벨이 "H"레벨인 기간 동안을 VA1(8)의 전위로 하고, "L"레벨인 기간 동안을 GND(11)의 전위로 변환하는 제 3 레벨 변환 회로(레벨 변환 회로)를 구성한다.
또한, p 채널 MOSFET(83) 및 n 채널 MOSFET(87)와, p 채널 MOSFET(84) 및 n 채널 MOSFET(88)는 모두 전원(61)과 GND(11) 사이에 직렬 접속되고, 그들 p 채널 MOSFET(83, 84)의 기판 단자가 전원(61)에 접속됨과 동시에, 그들 n 채널 MOSFET(87, 88)의 기판 단자가 GND(11)에 접속되며, 그들 회로에 의해, 노드(91, 92)의 신호에 따라서, 레벨 검출 회로에 의해서 검출된 레벨이 "H"레벨인 기간 동안을 전원(61)의 전위로 변환하고, "L"레벨인 기간 동안을 GND(11)의 전위, 노드(93, 94)로부터 다음단의 회로에 출력하는 제 4 레벨 변환 회로(레벨 변환 회로)를 구성한다.
그 밖의 구성은, 실시예 13과 동일하기 때문에 그 중복되는 설명은 생략한다.
다음에 동작에 대하여 설명한다.
도 16에 도시한 인터페이스 회로는, 도 15에 도시한 인터페이스 회로에 있어서, 후단에 마련된 제 2 레벨 변환 회로를 전단에 마련하여, 제 3 레벨 변환 회로로 하고, 또한 전단에 마련된 제 1 레벨 변환 회로를 후단에 마련하여, 제 4 레벨 변환 회로로 한 것이다.
따라서, 전단에 마련된 제 3 레벨 변환 회로에서는, 레벨 검출 회로에 의해 검출된 레벨이 "H"레벨인 기간 동안을 VA1(8)의 전위로 하고, "L"레벨인 기간 동안을 GND(11)의 전위로 변환한다. 또한, 후단에 마련된 제 4 레벨 변환 회로에서는, 레벨 검출 회로에 의해 검출된 레벨이 "H"레벨인 기간 동안을 전원(61)의 전위로 하고, "L"레벨인 기간 동안을 GND(11)의 전위로 한다.
이상과 같이, 본 실시예 14에 의하면, 인터페이스 회로는 출력 신호로서 실시예 11과 마찬가지로 신호를 얻을 수 있고, 이 출력 신호에 의해 종래의 다음단의 회로를 안정적으로 동작시킬 수 있다. 또한, 오프 상태의 MOSFET는 모두 소스의 전위와 게이트의 전위가 동등하게 되도록 동작하기 때문에, 실시예 11과 마찬가지로 불필요한 DC 전류가 흐르는 일 없고, 또한 사용하지 않을 때의 리크 전류도 저감할 수 있어, 저소비 전력의 동작을 실현한다.
이상과 같이, 본 발명에 따르면, 순서 회로의 리크 전류를 저감할 수 있음과 동시에, 그 순서 회로의 기억 노드의 전위를 모두 직전의 상태로 유지하여, 기억 노드의 데이터가 소실되는 것을 방지할 수 있는 효과가 있다.
본 발명에 따르면, 제 2 및 제 3의 p 채널 MOSFET라고 하는 단순한 회로를 부가하는 것만으로, 전압 변환기를 이용하는 일 없이, 제 1 전원 및 제 3 전원의 전위를 용이하게 공급할 수 있는 효과가 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims (2)

  1. 제 2 전원보다도 높은 전위를 갖는 제 1 전원과,
    그 제 1 전원과 제 1 전기 공급 라인 사이를 접속하는 제 1 스위치 소자와,
    상기 제 2 전원과 제 2 전기 공급 라인 사이를 접속하는 제 2 스위치 소자와,
    상기 제 1 전원과 상기 제 1 전기 공급 라인 사이에 접속된 제 1 전압 강하 회로와,
    상기 제 2 전원과 상기 제 2 전기 공급 라인 사이에 접속된 제 2 전압 강하 회로와,
    상기 제 1 전기 공급 라인과 상기 제 2 전기 공급 라인 사이에 접속되고, p 채널 MOSFET 및 n 채널 MOSFET에 의해 구성되며, 그 p 채널 MOSFET의 기판 단자가 상기 제 1 전원에 접속됨과 동시에, 그 n 채널 MOSFET의 기판 단자가 상기 제 2 전원에 접속된 순서 회로를 포함한 반도체 집적 회로 장치.
  2. 제 2 전원보다도 높은 전위를 갖는 제 1 전원과,
    그 제 1 전원보다도 높은 전위를 갖는 제 3 전원과,
    상기 제 1 전원과 제 1 전기 공급 라인 사이를 접속하는 제 1의 p 채널 MOSFET와,
    상기 제 1 전원과 제 1 노드 사이를 접속하는 제 2의 p 채널 MOSFET와,
    상기 제 1 노드와 상기 제 3 전원 사이를 접속하는 제 3의 p 채널 MOSFET와,
    상기 제 2 전원과 제 2 전기 공급 라인 사이를 접속하는 제 1의 n 채널 MOSFET와,
    상기 제 1 노드와 상기 제 1 전기 공급 라인 사이에 접속된 제 1 전압 강하 회로와,
    상기 제 2 전원과 상기 제 2 전기 공급 라인 사이에 접속된 제 2 전압 강하 회로와,
    상기 제 1 전기 공급 라인과 상기 제 2 전기 공급 라인 사이에 접속되고, 상기 제 1 내지 제 3의 p 채널 MOSFET의 임계값 전압보다도 절대값이 작은 임계값 전압을 갖는 p 채널 MOSFET 및 상기 제 1의 n 채널 MOSFET의 임계값 전압보다도 절대값이 작은 임계값 전압을 갖는 n 채널 MOSFET에 의해 구성되며, 그 p 채널 MOSFET의 기판 단자가 상기 제 1 노드에 접속됨과 동시에, 그 n 채널 MOSFET의 기판 단자가 상기 제 2 전원에 접속된 순서 회로를 포함한 것을 특징으로 하는 반도체 집적 회로 장치.
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