CN102473453B

CN102473453B - 半导体存储装置

Info

Publication number: CN102473453B
Application number: CN201080036268.0A
Authority: CN
Inventors: 小池刚
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Socionext Inc
Priority date: 2009-09-02
Filing date: 2010-07-13
Publication date: 2014-10-22
Anticipated expiration: 2030-07-13
Also published as: US20120147680A1; US8659953B2; WO2011027501A1; JPWO2011027501A1; JP5190542B2; CN102473453A

Abstract

本发明提供一种半导体存储装置，在存储器单元阵列(102)的每列设置能够独立地切断电源的电源控制电路(103)，由在列单位设置的用于判定是否不需要保持信息的电路(402)来控制上述电源控制电路(103)，由此切断不需要保持信息的存储器单元(401)的电源(vdd0，vdd1)。

Description

半导体存储装置

技术领域

本发明涉及半导体存储装置，特别涉及存储器单元的电源控制。

背景技术

随着半导体制造工艺的微细化，漏电流的增大变得严重。此外，因用于应对高速化要求的晶体管的阈值电压的降低、片上存储器的大容量化，漏电流的问题有进一步严重的趋势。

漏电流大致分为栅极漏电流、耦合漏电流、亚阈值电流等。所谓栅极漏电流是从MOS(metal-oxide-semiconductor)晶体管的栅极电极经由栅极绝缘膜流向硅基板的电流，所谓耦合漏电流是从漏极电极流向基板的电流，所谓亚阈值电流是在MOS晶体管截止时在漏极电极与源极电极之间流过的电流。

作为在现有的SRAM(static random access memory)中抑制漏电流的技术，已知在待机模式中向存储器单元的基板施加反偏置电压的技术、使提供给存储器单元的VSS电源升压从而提高存储器单元晶体管的阈值电压的技术等(参照非专利文献1)。

现有技术文献

非专利文献

非专利文献1：M.Yamaoka et al.，″A 300MHz 25μA/Mb LeakageOn-Chip SRAM Module Featuring Process-Variation Immunity andLow-Leakage-Active Mode for Mobile-Phone Application Processor，″ISSCCDig.Tech.Papers，paper 27.2，Feb.2004

在上述现有技术中，如果使VSS电源供给线过度升压，则会损坏存储器单元的存储数据。因此，在一般的系统中，仅使VSS电源供给线升压至不损坏存储器单元的数据的电位，从而能够切断的漏电流有限。

发明内容

本发明的目的在于通过切断存储器单元阵列中的不需要保持信息的存储器单元的电源或进行低耗电待机控制，来抑制该存储器单元阵列中的漏电流。

根据本发明，在存储器单元阵列中，分类为需要保持数据的存储器单元和不需要保持的存储器单元，在待机时及动作时将不需要保持数据的存储器单元的电源切断，或者与以往相比将高电平的电源设定为低电平，或与以往相比将低电平的电源设定为高电平，由此可实现大幅度的漏电流抑制。

此外，在本发明中，按照构成存储器单元阵列的行或列这种功能水平单位来实施电源控制，能够进行粒度较细的低电力控制。也就是说，在本发明的结构中，通过实施比以往细的单位下的电源控制，可获得非常高的漏电流的削减效果。并且，针对彼此分离的各电源，设置检测是否保持了必要的数据的存储器单元的机构、和按照其检测结果进行动作的电源控制电路。此外，本发明的构成例在能够以较少的面积成本、时间成本来实现这一点上实用性较高。

作为不需要保持数据的存储器单元，例如有存储数据重复的存储器单元、存储数据无效的存储器单元、尚未进行写入的列或行的存储器单元、系统上尚未使用的列的存储器单元等。

由程序使用的缓存(cache)的路(way)中有不平衡的情况下，或在数据访问中有不平衡的存储器、像寄存器文件等那样存储的数据中有不平衡的存储器中，数据重复或尚未使用的情形较多，根据本发明可获得较大的漏电流削减效果。

此外，由于在缓存中是否需要路的数据的判定可以利用有效位来进行判断，因此即便不设置复杂的单元也可获得较好的效果。

以下，简单说明在本申请中公开的发明之中的有代表性的发明的概要。

作为本发明的代表性的一个方式，在多个存储器单元以矩阵状连接而成的存储器单元阵列中，按照每列来分离电源，进而按照每列设置进行电源控制的电源控制电路。再有，在各个列的每列设置：一致检测电路，其检测在列上存在的存储器单元的存储数据是否一致；和代表值存储电路，将由该一致检测电路检测出的数据输出至列的读出电路。在系统的待机模式转移移行时、或在没有对存储器的访问的周期中，由一致检测电路检测在列上存在的存储器单元中是否存储着重复数据。在列上存在的存储器单元的存储数据全部相同的情况下，切断该列的存储器单元的电源，取而代之由代表值存储电路存储在列的存储器单元中存储的数据。在有对列的访问的情况下，从代表值存储电路进行输出。再有，不仅仅是切断存储器单元的电源，也可切断列的外围电路的电源，或者与以往相比将高电平的电源设定为低电平或与以往相比将低电平的电源设定为高电平，从而获得更大的漏电流削减效果。利用读出电路的一部分进行一致判定的情况下，将使用相同的输出电路进行输出的存储器单元彼此作为一致判定的对象及电源控制的对象，能够实现在面积方面有益的结构。

本发明在大容量存储器单元阵列、为了高速化而使用阈值电压低的晶体管的存储器单元阵列、待机时间长的存储器单元阵列中能够期待特别大的效果。再有，在存储的数据的大部分是低电平(LOW)数据的寄存器文件等、在存储数据中有不平衡的存储器单元中也能够期待较大的效果。

再有，通过在列中进一步进行细分为组，从而针对各个组进行一致判定，能够进行粒度更细的电源控制，因此，在效果方面能够进一步实现存储器单元的漏电流削减。

或者，为了削减面积，也可以采用在多个列中综合进行一致判定来进行电源控制的方法。再有，存储列的代表值的电路利用以保持输出数据为目的设置的锁存器、或锁存型读出放大器，能够抑制电路部件个数方面的开销。

接下来，说明本发明的代表性的第2方式。最近，以高速化和防止在读出时损坏SRAM的数据为目的，利用具有如下结构的读出电路的SRAM的趋势增多，该读出电路构成为栅极连接存储器单元的数据保持节点的晶体管和栅极连接读出字线的晶体管串联连接在数据线和地线之间。在该结构的存储器单元的读出过程中，在存储器单元的一个存储节点为高电平的情况下选择字线的同时，吸引预先被充电至高电平的数据线的电荷，在存储节点为低电平的情况下数据线保持在预先进行预充电的高电平状态。因此，在由这种存储器单元构成的存储器单元阵列中，即便同时起动多个读出字线，也不会损坏存储器单元的数据。在多个读出字线同时被激活时，连接于同一数据线的存储器单元之中的至少一个存储器单元的数据保持节点为高电平的情况下，读出数据线被放电。相反，仅在所有的存储器单元的存储数据全部为低电平的情况下，位线保持在高电平的状态。由此，能够判定连接于同一数据线的存储器单元的数据是否全部为低电平。通过利用以上构造，能够在一个周期中进行数据一致判定，能够抑制用于数据判定的时间、电力。此外，用于进行数据一致判定的多重选择译码器能够仅在现有的译码器中增加电路来实现，一致检测电路利用读出电路能够抑制电路部件个数的开销。

此外，在同时选择多个读出字线，从而进行连接于同一数据线的存储器单元的数据是否全部相同的判定时，对于原本存储着无效的数据的存储器单元行，能够将其从一致判定对象中排除。为了判断在存储器单元中存储的数据是否无效，例如利用存储了该字的信息是无效这一情况的有效存储器单元的存储信息。也就是说，只要在存储着无效数据的字的存储器单元的字线未起动的状态下进行一致判定即可。作为存储行的数据是有效这一情况的代表例，例如有缓存的有效位存储器单元。

接下来，说明本发明的代表性的第3方式。如果检测出在有效位列中包含的所有存储器单元的存储数据全部为低电平，则可知与该有效位对应的缓存的路的标记宏及数据宏的数据全部是无效的。由此，将所述一致检测电路设置在缓存的有效存储器中，通过该一致检测电路的输出来控制对应的路的标记宏及数据宏的电源，这样能够有效地削减尚未使用路的情况、或尚未输入有效数据的路的漏电流。在该技术中，由于不需要用于电源控制的特别的电源控制单元，因此在信号布线的复杂度、面积这一点上有优势。

再有，通过将1路的有效位划分为多个块进行同样的控制，从而能够进行粒度更细的电源控制，可获得更高的漏电流削减效果。

此外，也能够应用于存储了其他特殊信息的存储器单元。例如，存储了所述特殊信息的存储器单元可以利用存储着LRU(least recently used)阵列等访问历史信息的存储器单元。作为其他的例子，按照每个字设置的特殊信息存储存储器单元，设定为存储是包含有被在BIST(built-in self test)检测出不良的字这一情况的存储器单元，也可以获得效果。

本发明的代表性的第4方式，相对于上述的代表例由数据的一致检测电路控制存储器单元的每列的电源，其特征在于由存储了该位是有效的这一信息的有效信息存储电路进行控制。由此能够例如切断在系统上尚未使用的列的电源，无论是待机时还是激活时都能够抑制存储器单元中的漏电流。有效信息存储电路通过利用在存储器单元阵列内存在的一行的存储器单元行，能够实现小面积。

接下来，说明本发明的代表性的第5方式。在系统起动之后，如果没有进行针对某一位的写入，则由于在该位存储的存储器单元的数据是无效的，因此不需要保持数据。为此，例如设置检测是否针对各位进行了写入的写入检测电路，由该写入检测电路检测到写入时，首次接通该位的存储器单元和该位的外围电路之间的电源，从而能够削减无益的漏电流。

再有，即便进行了写入的情况下，在与读出部中设置的代表值存储电路的存储数据相同的数据的情况下，在存在针对该位的读出访问时只要从代表值存储电路读出即可，因此不需要接通该位的存储器单元的电源。在写入与代表值存储电路的存储数据不同的数据时，对该列的存储器单元进行复位，并且将不同的数据写入希望的存储器单元中，能够在系统上进行正常的动作。通过采用这种结构，能够进一步削减无益的漏电流。

再有，在用于存储缓存的有效位的存储器单元阵列中设置写入数据判定电路，如果有效位中没有写入高电平数据，则按照不使对应的路的标记宏及数据宏整体的电源接通的方式进行控制，从而能够削减在不含有有效信息的路中流过的漏电流。

再有，通过将1路的有效位划分为多个组来进行同样的控制，从而能够进行粒度更细的电源控制，能够获得更高的漏电流削减效果。

在以上的说明中作为有效信息存储电路以有效位为例，但也可以应用于存储了其他信息的存储器单元。

接下来，说明本发明的代表性的第6方式。以行为单位分离缓存的标记宏及数据宏中的存储器单元阵列的电源，按照每行设置用于进行电源控制的电源控制电路。在缓存的有效位中存储有“是无效”这一信息的情况下，标记宏及数据宏对应的行的数据是无效的数据。因此，根据在有效位中存储的存储数据，来控制对应行的标记宏及数据宏的电源，由此能够削减无益的漏电流。

接下来，说明本发明的代表性的第7方式。以行为单位分离缓存的标记宏及数据宏中的存储器单元阵列的电源，在每行设置进行电源控制的电源控制电路。在系统起动之后，在尚未进行写入的存储器单元阵列的某行中存在的存储器单元的存储数据是无效的。因此，构成为在每行设置写入检测电路，在检测到写入之前，例如不接通行的电源，能够削减无益的漏电流。

最后，说明本发明的代表性的第8方式。在具备彼此连接的第1及第2存储电路的装置中，在第2存储电路的存储数据表示第1存储电路不需要保持数据的情况下，根据该第2存储电路的存储数据来切断第1存储电路的电源或者进行低耗电待机控制。由此，能够削减第2存储电路中的无益的漏电流。

发明效果

根据本发明，能够切断存储器单元阵列内的不需要保持数据的存储器单元的电源或者进行超低功率待机控制，能够大幅削减待机电力，进而能够削减动作时的漏电流。由此，在一定的系统的电力规格的容许范围内，能够为了高速化而降低晶体管的阈值电压、或者为了高性能化而增大存储器容量。

附图说明

图1是表示本发明的实施方式1涉及的半导体存储装置的概要的电路图。

图2是表示图1中的存储器单元的详细结构例的电路图。

图3是表示图1的半导体存储装置的第1变形例的电路图。

图4是表示图1的半导体存储装置的第2变形例的电路图。

图5是表示图1的半导体存储装置的第3变形例的电路图。

图6是表示图1的半导体存储装置的第4变形例的电路图。

图7是表示图1的半导体存储装置的第5变形例的电路图。

图8是表示本发明的实施方式2涉及的半导体存储装置的概要的电路图。

图9是表示图8的半导体存储装置的应用例的电路图。

图10是表示本发明的实施方式3涉及的半导体存储装置的概要的电路图。

图11是表示本发明的实施方式4涉及的半导体存储装置的概要的电路图。

图12是表示图11的半导体存储装置的变形例的电路图。

图13是表示本发明的实施方式5涉及的半导体存储装置的概要的电路图。

图14是表示图13的半导体存储装置的应用例的电路图。

图15是表示本发明的实施方式6涉及的半导体存储装置的概要的电路图。

图16是表示图15的半导体存储装置的变形例的电路图。

图17是表示本发明的实施方式7涉及的半导体存储装置的概要的电路图。

图18是表示本发明的实施方式8涉及的半导体存储装置的概要的电路图。

图19是表示图18的半导体存储装置的第1变形例的电路图。

图20是表示图18的半导体存储装置的第2变形例的电路图。

图21是表示图18的半导体存储装置的第3变形例的电路图。

图22是表示图18的半导体存储装置的第4变形例的电路图。

具体实施方式

以下，基于用来例示说明的附图所示的实施方式详细说明本发明，但这并不是限定本发明。

实施方式1

图1及图2表示本发明的实施方式1中的电路图。图1的半导体存储装置具有存储器单元阵列102，该存储器单元阵列102矩阵状配置了多个存储器单元300。不过，图1中仅描绘了1列的存储器单元300。在将n设为正整数时，符号151是n+1根的字线wl(0)～wl(n)，符号152是一对位线，符号154是存储器单元电源供给线。n+1根的字线151之中的任意一个被译码器305选择。符号308是待机模式控制电路，符号306是读出控制电路，符号307是写入控制电路，符号301是写入电路，符号302是读出电路，符号351是输入数据线DI，符号352是输出数据线DO。

再有，存储器单元电源供给线154按每一位分离，并按每一位设置电源控制电路103、一致检测电路304、代表值存储电路303。电源供给线154连接于电源控制电路103的输出，向电源控制电路103中输入一致检测电路304的输出。一致检测电路304具有全0锁存器311、全1锁存器312。

说明图1的电路的动作。在待机模式控制信号153有效的定时，实施待机模式中的电源控制。当待机模式控制信号153有效时，从待机模式控制电路308发出复位信号354，全0锁存器311和全1锁存器312被复位。也就是说，全0锁存器311由连接于VSS电源的晶体管NR0进行复位，使得存储节点A变为低电平，全1锁存器312由晶体管NR1进行复位使得存储节点A变为高电平。为了检测在列方向上存在的所有存储器单元300中所存储的数据的一致性，需要依次选择所有的字线151并进行读出。因此，当输入待机模式控制信号153时，在待机模式控制电路308中进行地址的向上计数，向译码器305提供译码器向上/向下计数信号356。其结果，字线151依次被选择，向位线152依次输出读出数据。此时，从待机模式控制电路308向读出控制电路306提供内部待机模式控制信号355，由读出电路302控制位线152的数据读出。

当从列方向上存在的存储器单元300依次读出数据，并向数据线NDO传输数据时，根据此时的数据线NDO的状态，由晶体管N0、P0分别改写全0锁存器311和全1锁存器312。如果存储器单元300的存储数据是高电平，则数据线NDO变为低电平。如果存储器单元300的存储数据是低电平，则数据线NDO变为高电平。在一连串的读出过程中，数据线NDO只要有一次变为低电平，则由晶体管P0使全1锁存器312的存储节点B变为高电平，使存储节点A变为低电平。相反，数据线NDO只要有一次变为高电平，则由晶体管N0使全0锁存器311的存储节点B变为低电平，使存储节点A变为高电平。以下，总结用于一致判定的一连串的读出周期中的数据线NDO的变化、全0锁存器311、全1锁存器312的变化，即：

(1)在全部数据为低电平时，全0锁存器311、全1锁存器312的存储节点A都为高电平；

(2)在全部数据为高电平时，全0锁存器311、全1锁存器312的存储节点A都为低电平；

(3)在低电平、高电平的数据混合存在时，全0锁存器311的存储节点A变为高电平，全1锁存器312的存储节点A变为低电平。

在(1)和(2)的情形下能够切断电源，在代表值存储电路303中存储该位的存储数据的代表值。在(3)的情况下不切断电源。对于电源切断的定时来说，在从所有字的读出结束，一致检测电路304中的判定完成之后，由待机模式控制电路308将标志位判定使能信号353从低电平控制为高电平，根据该时间点的标志位信号flag_vcnt的状态，来决定标志位判定结果信号357是变为低电平还是变为高电平。由此，连接于构成电源控制电路103的VDD电源的晶体管PV0被控制，存储器单元电源供给线154的导通、关断被控制。

当待机模式结束时，待机模式控制信号153无效，对于电源切断的位，需要将代表值存储电路303的存储数据重写入(重填入)位列的存储器单元300中。首先，由待机模式控制电路308增加地址，同时写入控制电路307进行控制，写入电路301进行动作。对于被实施了电源切断的位而言，写入控制电路307成为使能，被写入在代表值存储电路303中存储的数据。在尚未被实施电源控制的位中，由于写入电路301无效，因此不实施针对存储器单元300的写入。

尽管对存储器单元300的重填入方法和依次切换字线151的方法可以采用各种电路结构，但只要在判定存储器单元的存储信息的重复从而控制该存储器单元的电源导通/关断的思想下，即便是其他的结构也应该包含在本发明中。

此外，在图1的例子中示出了控制VDD电源的技术，但VSS电源也可以按照同样的思想进行控制。

此外，在图1的例子中，在读出中使用由预充电电路(未图示)控制的两根的位线152，但在利用由预充电电路控制的一根位线进行读出的电路中，在从存储器单元300读出数据之前暂时使数据线NDO复位。在这种情况下，在复位期间中需要按照使晶体管N0、P0不导通的方式进行遮蔽(mask)控制。

在图1的技术中，在从电源切断恢复时，为了重写入代表值存储电路303的数据，需要与字线151的根数相应的周期。作为一并实施的方法，考虑在存储器单元300中设置复位晶体管的方法，但在图1的情形下，为了将存储器单元300的数据控制为低电平或高电平需要增加两个晶体管，这样存储器单元300的面积将会增大。

图3表示回避该问题的一个电路例子。在图3中，符号309是供给电源调整电路。电源控制电路103由两个晶体管PV0、PV1构成，从供给电源调整电路309向一个晶体管PV0提供电源控制信号vcnt_0，向另一个晶体管PV1提供电源控制信号vcnt_1。

图3的电路与图1的电路仅仅是重填入方法不同，此外的部分进行同样的动作。说明图3的电路的重填入方法。向构成存储器单元300的存储部分的两个变换器之中的一个变换器提供的VDD电源、和向另一个变换器提供的VDD电源相分离。并且，使在列方向上相邻的存储器单元300所对应的电源彼此相连。在待机模式结束之后，在向存储器单元300中重填入时，通过由供给电源调整电路309使两个VDD电源的接通定时相偏离，从而能够将列存储器单元300一并复位至任意一方。电源接通的顺序根据代表值存储电路303的存储数据来决定。

尽管VSS电源也能够同样地进行控制，但一般来说，多数情况下对于存储器单元而言相邻的存储器单元彼此之间VSS电源共通化，这样不适合基于VSS电源的重填入。

此外，在图3中的列方向存在的存储器单元300中存储的数据只要全部是低电平、或者全部是高电平的任意一种情形即可的情况下，能够简化一致检测电路304、用于重填入的电路303、309。

图4表示具体的电路的例子。在图4中，符号401是读出/写入端口分离型的存储器单元，符号402是一致检测电路兼输出数据保持电路，符号451是写入字线wwl(0)～wwl(1)，符号452是读出字线rwl(0)～rwl(1)，符号454是读出数据线，符号455是写入数据线。存储器单元电源供给线154由两根的电源线vdd0，vdd1构成。读出电路302具有读出数据线454的预充电机构，从读出控制电路306提供预充电控制信号pc_io。

根据图4的电路，当待机模式控制信号153有效时，由复位信号354将数据线NDO复位至低电平，将输出数据DO复位至高电平。接下来，依次选择全部的读出字线452，从全部的存储器单元401进行数据读出。在存储器单元401的存储节点DATA中全部存储着高电平的情况下，读出数据线454维持高电平，其结果，被保持在数据线NDO为低电平、输出数据DO为高电平的状态。在读出过程中，在任意的存储器单元401的存储节点DATA中包含低电平的情况下，读出数据线454被放电至低电平，其结果数据线NDO变为高电平，输出数据DO变为低电平。当从全部的存储器单元401进行的读出结束时，标志位判定使能信号353从低电平迁移至高电平。在所有的存储器单元401中存储的数据是高电平的情况下，由于数据线NDO依然被复位至低电平，因此在标志位判定使能信号353迁移至高电平的定时标志位判定结果信号357变化至高电平，其结果电源控制电路103的晶体管PV0、PV1截止，电源被切断。

当待机模式结束时，待机模式控制信号153变为低电平，标志位判定使能信号353从高电平变化至低电平。此时，一个电源控制信号vcnt_1比另一个电源控制信号vcnt_0延迟地从高电平变化至低电平，从而存储器单元401的DATA侧节点被复位至高电平。

图4中的存储器单元401具有读出电路，该读出电路是栅极连接于存储节点的晶体管、和栅极连接读出字线452的晶体管串联连接在地线与读出数据线454之间的电路。尽管在图2的存储器单元300的结构中也可以与图4同样地构成，但由于电源切断效果大幅减少，因此这种结构是没有效果的。

再有，在上述的图1、图3、图4的例子中，在同一位内进行组分割，针对组内的存储器单元进行一致判定以进行节电控制，能够更有效地进行电源的切断。

图5表示电路的例子。在图5中，符号501是组读出/写入控制电路，符号551是组控制信号，符号552是整体输入输出数据线。在图5的结构中，对各个组的每一个设置一致检测电路兼输出数据保持电路402及电源控制电路103。在将各组的局部读出数据线454和整体输入输出数据线552之间的连接切断的状态下，能够在多个组中同时执行数据一致判定。

如图6所示，也可以在多个位中共用一致检测电路304及电源控制电路103。该结构的优点在于能够减小面积。此外，图6中的ND0及ND1是代表值存储电路303中的晶体管，DI0及DI1是输入数据，DO0及DO1是输出数据。

在图6的电路中，与图4的电路同样，当待机模式控制信号153有效时，由晶体管ND使一致检测电路304的节点NODE_A复位至低电平。接下来，依次起动读出字线452在多个位同时从存储器单元401进行数据读出。此时，当任意位的数据线NDO0或NDO1变为高电平时，由一致检测电路304通过晶体管P0或P1使节点NODE_A从低电平变化至高电平。然后，在标志位判定使能信号353从低电平变化至高电平时，因为标志位信号flag_vcnt为低电平所以标志位判定结果信号357依然是低电平，电源控制电路103的晶体管PV0、PV1依然处于导通，因此存储器单元401的电源被切断。另一方面，如果从任意的位一次都没有读出数据线NDO0、NDO1为高电平的数据，在标志位判定使能信号353从低电平变化至高电平时，标志位信号flag_vcnt依然为高电平，标志位判定结果信号357从低电平变为高电平，存储器单元401的电源被切断。对于重填入的步骤与图4相同。

图7表示在同一位内的列中共用一致检测电路304及电源控制电路103的例子。在图7中，符号601是列控制电路，符号602是列选择电路。在这种情况下，由于也能够共用代表值存储电路303，因此能够进一步减小面积。动作原理与图6相同。

实施方式2

图8表示本发明的实施方式2的电路图。与图4至图7的例子的不同点在于，具备多重选择读出字线452的机构。如图8所示，由或电路752驱动读出字线452，该或电路752取得通常的译码器305的输出和从待机模式控制电路308输出的多重选择使能信号751之间的逻辑或。其结果，当待机模式控制信号153有效时，多重选择使能信号751从低电平迁移至高电平，全部的读出字线452从低电平变化至高电平。在图8所示的类型的存储器单元401中，即便读出字线452被多重选择，存储器单元401内的数据也不会被破坏。对连接在同一读出数据线454的全部存储器单元401的节点NODE_B输入低电平的情况下，读出数据线454保持在预先被预充电至VDD的状态。在任意的存储器单元401的节点NODE_B变为高电平的情况下，该读出数据线454被放电至VSS。在这种结构中，能够判定在同一读出数据线454上的任意的存储器单元401中存储的数据是否为高电平。对于判定之后的动作与图4所示的电路相同。对于存储器单元401的数据不会被破坏这一点而言，在ROM(read only memory)等中也能够应用。图8的结构的优点在于能够在一周期内进行数据一致判定。

图9表示图8的应用例。在图8中同时起动连接在同一输出数据线352的全部存储器单元401的读出字线452，但例如对于缓存而言有时在其中包含数据无效的存储器单元401。因此，在图8的情况下，在一致判定时，存储了无效信息的存储器单元401的节点NODE_B变为高电平的原因在于，尽管本来可以切断电源但没能切断电源的情形。为了应对这种情形，在图9中构成为根据存储了存储器单元阵列102的字是否无效的有效(valid)存储器单元阵列801的存储信息来遮蔽多重选择使能信号751。

若具体说明的话，在图9的有效存储器单元阵列801中，符号761是写入字线vwwl(0)～vwwl(1)，符号762是读出字线vrwl(0)～vrwl(1)，符号851是有效标志位线vd(0)～vd(1)，符号wb_v是写入数据线，符号rb_v是读出数据线。并且，设置有取得有效标志位线851的信号和多重选择使能信号751之间的逻辑与的与电路763，通过取得这些与电路763的输出和译码器305的输出之间的逻辑或的或电路764，可多重选择存储器单元阵列102的读出字线452。

实施方式3

图10表示本发明的实施方式3的电路图。根据图10，在存储了缓存的有效位的有效存储器单元阵列801的数据线NDO上设置有一致检测电路兼输出数据保持电路402。当待机模式控制信号153起动时进行数据一致判定。此时，在出现了存储有有效位的1列存储器单元401的数据全部为低电平这种判定结果的情况下，表示对应的路(way)的标记宏(tag macro)及数据宏(data macro)的存储信息是不需要的。因此，由在有效位设置的一致检测电路兼输出数据保持电路402的标志位判定结果信号357，不仅可控制用于有效存储器单元阵列801的电源控制电路103的晶体管PV0、PV1的导通、截止，而且还控制具有数据线DO_TAG的标记宏的电源、具有数据线DO_DATA的数据宏的电源、具有数据线DO_LRU的LRU阵列的电源，从而能够削减多余的漏电流。

图10的情况下的一致检测电路兼输出数据保持电路402，判定存储器单元401的数据是否全部为低电平。因此，不需要设置复杂的控制单元，能够简化系统。此外，在这种情况下，不仅仅是标记宏及数据宏，还能够切断相应有效位的数据线、外围电路的电源。

实施方式4

图11表示本发明的实施方式4的电路图。与实施方式1～3的不同点在于，由针对各个位的每一位设置的有效信息存储电路1001来控制电源控制电路103。有效信息存储电路1001是存储该位是否有效的信息的电路，接收系统复位信号1052和有效标志位输入信号1051，将标志位判定结果信号357输出至电源控制电路103。由此，因为在系统的动作中能够随时切断不使用位的电源，所以能够削减无益的漏电流。

如图12所示，如果将各位的有效信息存储电路1001分配给存储器单元阵列102的一个字，则能够减小面积。在这种情况下，数据存储用的存储器单元401和有效信息存储电路1001能够共用写入数据线455。在写入时，构成有效信息存储电路1001的存储器单元的写入字线wwl_res起动，与此同时位的有效信息被置位。或者，将在输出部设置的输出数据保持用的锁存器用作有效信息存储电路1001也可获得同样的效果。

实施方式5

图13表示本发明的实施方式5的电路图。在图13中，由针对各个位的每一位设置的写入检测电路1101的信息来控制位列的电源。在系统起动之后，在一次也没有执行对某个位列内的存储器单元401的写入的状态下，在该位列的存储器单元401中存储的数据是无效的。由此，通过切断该位列的电源能够削减无益的漏电流。

在图13的结构中，当系统起动时，系统复位信号1052从低电平变为高电平，由晶体管N0将写入检测电路1101的节点NODE_A复位为低电平。由此，电源控制信号vcnt变为高电平，存储器单元401的电源线vdd0、vdd1处于浮置状态。在此期间，在位列的存储器单元401中几乎没有漏电流流过。之后，当列写入使能信号1151及字节写入使能信号1152同时有效时，由晶体管P0使写入检测电路1101的节点NODE_A变为高电平。由此，电源控制信号vcnt变为低电平，电源线vdd0、vdd1被驱动为VDD。

图14表示图13的应用例。在图14中，符号1201是写入数据判定电路，由与电路1202、异或(EOR)电路1203、与非(NAND)电路1204构成。即便在进行对存储器单元401的数据写入时，在与读出电路302中设置代表值存储电路303的存储数据相同的数据被写入的情况下，由于存在针对该位的读出访问时只要从代表值存储电路303读出数据即可，因此不需要使存储器单元401的电源接通。在与代表值存储电路303的存储数据不同的数据被写入时，对该列的存储器单元401复位，并且将不同的数据写入希望的存储器单元401中，从而在系统上能够进行正常的动作。通过采用这种结构，能够进一步削减无益的漏电流。

在图14中，当与图13同样地系统起动时，系统复位信号1052从低电平变为高电平，由晶体管N0将写入检测电路1101的节点NODE_A复位至低电平。由此，电源控制信号vcnt被复位至高电平，去往存储器单元401的电源线vdd0、vdd1处于浮置状态。可是，在代表值存储电路303的存储数据和输入数据线351上的写入数据DI不同的情况下，若异或电路1203的输出变为高电平、同时列写入使能信号1151及字节写入使能信号1152有效时，由晶体管P0使写入检测电路1101的节点NODE_A变为高电平。由此，电源控制信号vcnt变为低电平，电源线vdd0、vdd1被驱动为VDD。

实施方式6

在缓存的有效位中存储了0的情况下，标记宏及数据宏对应的行的数据是无效的数据。因此，按照每一行来分离标记宏及数据宏的电源，以有效位的存储数据来控制在行上存在的存储器单元401的电源，由此能够削减无益的漏电流。

图15表示实现该想法的电路的一例。在图15中，按照每一行分离存储器单元阵列102的电源，在各个行设置电源控制电路103，该电源控制电路103连接有效标志位线851。当对有效存储器单元阵列801的存储器单元/节点NODE_A写入低电平时，对应的行的有效控制信号vd变为高电平，对存储器单元阵列102的对应行的存储器单元401提供的VDD电源为低电平。此时，在存储器单元401中几乎没有漏电流流过。相反，当在有效存储器单元阵列801的存储器单元/节点NODE_A中写入高电平时，对存储器单元阵列102中的存储器单元401的电源提供VDD。

图16表示尽管连接关系不同但获得与图15相同的效果的电路结构。相对于在图15中控制存储器单元401的VDD电源，在图16中控制VSS电源。根据图16的电路，由于对读出数据线454的电荷进行吸引的晶体管的源极也被切断，因此与图15的情况相比漏电流的削减效果变高。

通过同样的结构，即便是低电平的有效位所对应的行的标记宏、数据宏、LRU阵列等，也能够大幅削减在行上存在的存储器单元401中流动的漏电流。

此外，在图15及图16中例示了仅将行上存在的存储器单元401的电源作为电源控制电路103的控制对象，但若将字驱动等对应的行的外围电路的电源也作为控制对象，则能够进一步期待更高的漏电流削减效果。

以上，以有效位为例进行了说明，但是在本发明中并不限定于有效位。作为其他的例子，针对每个字设置的特殊信息存储存储器单元，设定为存储是由BIST检测到包含不良的字的存储器单元，从而通过将存储了包含不良的字中存在的不需要的信息的存储器单元的电源切断，由此能够削减不必要的漏电流。

此外，也可以应用于在存储有效位的信息和不良检测信息双方的组合信息的存储器单元等中控制字中包含的存储器单元的电源。

此外，在标记宏、数据宏中各自具有存储器单元，从而能够减少存储器外部的布线。

实施方式7

图17表示本发明的实施方式7的电路图。与图13同样，由于尚未进行写入的存储器单元401的信息是不需要的，因此能够切断电源。在图17中，按照每行分离存储器单元阵列102的电源，在每行设置写入检测电路1501。在行上存在的存储器单元401的电源，由输入写入字线451的信号和系统复位信号1052的写入检测电路1501进行控制。

当系统起动时，按照在系统复位信号1052中输入脉冲、VSS电源供给线vssm(0)～vssm(n)分别为VDD的方式，对全部的写入检测电路1501进行复位。此时，在存储器单元401中几乎没有漏电流流过。之后，当实施针对某字的写入时，按照相应写入字线451从低电平变化至高电平、相应的VSS电源供给线vssm变为低电平的方式改写写入检测电路1501，其结果，相应的存储器单元401的VSS电源被驱动为VSS。

由于利用了写入字线451，因此无需追加表示对字的写入的新信号，可期待在面积、速度方面的优势。

此外，与实施方式6同样，将在行上存在的字驱动器等的外围电路也作为电源控制对象，能够进一步削减漏电流。

此外，通过将写入检测电路1501设置在字驱动器内，使其与写入字驱动器的电路组合，从而可实现面积减小。

实施方式8

图18表示本发明的实施方式8的电路图。说明图18的概略结构，具备第1存储电路1801和第2存储电路1802，第1存储电路1801的NMOS晶体管的源极连接于第2存储电路1802的第1及第2存储节点1803、1804之中的第1存储节点1803。符号1805是在第1及第2存储电路1801、1802中共用的字线，符号1806是第2存储电路1802的写入数据线，符号1807是第1存储电路1801的一对位线。当对第2存储电路1802的第1存储节点1803中写入低电平时，第1及第2存储电路1801、1802进行作为SRAM的动作。当在第2存储电路1802的第1存储节点1803中写入高电平时，第1存储电路1801中的泄漏路径消失，能够实现待机电力的削减。

图19表示第1变形例的电路图。与图18的不同点在于，第2存储电路1802的第2存储节点1804连接于在第1存储电路1801中包含的PMOS晶体管的源极。当在第2存储电路1802的第2存储节点1804中写入高电平时，第1及第2存储电路1801、1802进行作为SRAM的动作。当在第2存储电路1802的第2存储节点1804中写入低电平时，第1存储电路1801中的泄漏路径消失，能够实现待机电力的削减。一般情况下SRAM的存储器单元的VDD电源与相邻的存储器单元是共用的。在这种情况下，对于控制任意的存储器单元的电源而言，与图18相比，图19的结构的通用性较高。

图20表示第2变形例的电路图。在第1存储电路1801的NMOS晶体管的源极与VSS电源之间插入电源控制晶体管TF0，在该电源控制晶体管TF0的栅极连接第2存储电路1802的第2存储节点1804。根据图20的结构，也能够获得与图18的情况相同的效果。并且，与图18的情况相比，可改善第1及第2存储电路1801、1802的数据保持特性。

图18、图19及图20的结构在TLB(translation look-aside buffer：地址变换缓冲器)中是有效的，第1存储电路1801作为存储物理地址的物理地址单元，第2存储电路1802作为存储页面尺寸的页面尺寸单元，从而能够削减存储数据无效的物理地址单元待机时的漏电流。进而，还能够防止物理地址读出时的多余的位线的充放电，能够实现低耗电。

图21表示第3变形例的电路图。说明图21的概略结构。在图21中，在带有比较功能的第1存储电路2105中包含的PMOS晶体管的源极连接于第2存储电路1802的第2存储节点1804。在带有比较功能的第1存储电路2105中，符号2101是第1比较数据线，符号2102是第2比较数据线，符号2103是匹配线，符号2104是写入数据线。在第2存储电路1802的第2存储节点1804中写入高电平的情况下，在带有比较功能的第1存储电路2105中，对第1比较数据线2101以及取得其翻转逻辑的第2比较数据线2102的数据、和带有比较功能的第1存储电路2105中存储的数据进行比较，基于其比较结果来控制比较结果判定晶体管TR0、TR1的导通、截止从而进行比较读出动作。在第2存储电路1802的第2存储节点1804中写入低电平的情况下，由于比较结果判定晶体管TR0、TR1的栅极绝不会处于高电平，这些比较结果判定晶体管TR0、TR1始终处于截止，因此带有比较功能的第1存储电路2105的比较结果被遮蔽。这样，在带有比较功能的第1存储电路2105中，需要遮蔽比较结果的情况下，由于PMOS晶体管的源极电位处于低电平，因此能够在待机时抑制漏电流。由于在一般的SRAM单元中NMOS晶体管与相邻存储器单元共享VSS电源的情况较多，因此在进行带有比较功能的第1存储电路2105的电源控制时，如图21所示只要控制PMOS晶体管的电源即可。

图22表示第4变形例的电路图。说明图22的概略结构。图22中的带有比较功能的第1存储电路2201表示不同于图21中的带有比较功能的第1存储电路2105的另一结构，而功能相同。在图22中的带有比较功能的第1存储电路2201中包含的NMOS晶体管的源极以及比较结果判定晶体管TR0的源极，连接于第2存储电路1802的第1存储节点1803。当在第2存储电路1802的第1存储节点1803中写入低电平时，带有比较功能的第1存储电路2201，在功能上与图21中的带有比较功能的第1存储电路2105的比较读出动作进行同样的动作。当在第2存储电路1802的第1存储节点1803中写入高电平时，与图21同样能够抑制漏电流。此外，由于比较结果判定晶体管TR0的源极电位处于高电平，因此匹配线2103不会被该比较结果判定晶体管TR0驱动至低电平，因此能够实现遮蔽比较结果的功能。

图21及图22的结构在TLB中也是有效的，带有比较功能的第1存储电路2105、2201作为存储物理地址的CAM(content addressable memory)，第2存储电路1802作为存储页面尺寸的页面尺寸单元，从而能够在TLB中实现削减无益的漏电流。

此外，在TLB以外，在通信领域的TCAM(ternary CAM)中也同样能够实现削减无益的漏电流。

其中，在上述的各实施方式中，例示了切断不需要保持数据的存储器单元的电源，但不仅仅是切断电源，即便进行较之通常降低VDD电源的电压或者较之通常提高VSS电源的电压的控制，也同样获得削减漏电流的效果。尽管这种情况下的漏电流削减效果较之电源切断的情况有所劣化，但其优点在于可提高从低耗电待机模式恢复时的速度。

再有，在保持存储器单元的数据的范围内如果降低VDD电源的电压、或者升高VSS电源的电压，则即便在低耗电待机模式中也可保持存储器单元数据。由此，如实施方式1的结构那样即便将存储了重复数据的存储器单元的电源设定为低耗电待机模式的情况下，在恢复时也不需要以重复数据来写回存储器单元的数据的作业，这是其有利之处。

此外，通过组合以上的实施方式1～8，从而能够实现合并了各自优点的结构。在电源控制电路103中作为起到使能作用的信号以待机模式控制信号153为例进行了说明，但即便是根据系统不同而表示其他作用的信号，对于获得相同效果的结构也应该包含在本发明中。

产业上的可利用性

如以上所说明，本发明所涉及的半导体存储装置具有大幅削减待机电力、进而能削减动作时的漏电流的效果，作为SRAM等是有用的。

符号说明：

102 存储器单元阵列

103 电源控制电路

151 字线

152 位线

153 待机模式控制信号

154 存储器单元电源供给线

300 存储器单元

301 写入电路

302 读出电路

303 代表值存储电路

304 一致检测电路

305 译码器

306 读出控制电路

307 写入控制电路

308 待机模式控制电路

309 供给电源调整电路

311 全0锁存器

312 全1锁存器

351 输入数据线

352 输出数据线

353 标志位判定使能信号

354 复位信号

355 内部待机模式控制信号

356 译码器向上/向下计数信号

357 标志位判定结果信号

401 读出/写入端口分离型的存储器单元

402 一致检测电路兼输出数据保持电路

451 写入字线

452 读出字线

454 读出数据线

455 写入数据线

501 组读出/写入控制电路

551 组控制信号

552 整体输入输出数据线

601 列控制电路

602 列选择电路

751 多重选择使能信号

801 有效存储器单元阵列

851 有效标志位线

1001 有效信息存储电路

1051 有效标志位输入信号

1052 系统复位信号

1101 写入检测电路

1151 列写入使能信号

1152 字节写入使能信号

1201 写入数据判定电路

1501 写入检测电路

1801 第1存储电路

1802 第2存储电路

1803 第1存储节点

1804 第2存储节点

1805 字线

1806 写入数据线

1807 位线

2101 第1比较数据线

2102 第2比较数据线

2103 匹配线

2104 写入数据线

2105 带有比较功能的第1存储电路

2201 带有比较功能的第1存储电路

Claims

1.一种半导体存储装置，其具备：

存储器单元阵列，多个存储器单元以矩阵状连接而成；

电源控制电路，其将按照所述存储器单元的每列被分离的电源供给线，按照每列独立地进行切断或者进行低耗电待机控制；

一致检测电路，其响应规定的控制信号，检测在所述存储器单元阵列的列上存在的存储器单元的数据是否彼此相同；和

代表值存储电路，其存储由所述一致检测电路检测出的一致数据，

所述电源控制电路由所述一致检测电路进行控制。

2.根据权利要求1所述的半导体存储装置，其中，

所述存储器单元阵列被分割为多个块，

所述电源控制电路及所述代表值存储电路在每个所述块进行设置。

3.根据权利要求1所述的半导体存储装置，其中，

所述电源控制电路及所述代表值存储电路之中的至少一方，在所述存储器单元阵列的多个列中是共用的。

4.根据权利要求1所述的半导体存储装置，其中，

所述电源控制电路对在所述存储器单元阵列的列上存在的存储器单元的电源和列的外围电路的电源进行控制。

5.根据权利要求1所述的半导体存储装置，其中，

半导体存储装置还具备：响应所述规定的控制信号，从而同时选择所述存储器单元阵列的多个读出字线的电路。

6.根据权利要求5所述的半导体存储装置，其中，

所述多个读出字线，被缓存有效位的特殊信息存储存储器单元遮蔽。

7.根据权利要求1所述的半导体存储装置，其中，

所述一致检测电路，存在于存储了缓存的路的特殊信息的存储器单元列，

根据所述一致检测电路的输出，控制所对应的路的标记宏及数据宏的电源。

8.根据权利要求7所述的半导体存储装置，其中，

存储了所述特殊信息的存储器单元列是存储了缓存的有效位的存储器单元列。

9.一种半导体存储装置，其具备：

存储器单元阵列，多个存储器单元以矩阵状连接而成；

电源控制电路，其将按照所述存储器单元的每列被分离的电源供给线，按照每列独立地进行切断或者进行低耗电待机控制；和，

有效信息存储电路，对所述多个存储器单元的各位设置，

所述电源控制电路由所述有效信息存储电路进行控制，该有效信息存储电路对在所述存储器单元阵列的列上包含的存储器单元的数据是有效的这一情况进行存储。

10.一种半导体存储装置，其具备：

存储器单元阵列，多个存储器单元以矩阵状连接而成；

写入检测电路，该写入检测电路检测对所述存储器单元阵列的列的写入，

所述电源控制电路由所述写入检测电路进行控制，

将所述存储器单元阵列之中、一次也没进行过写入的位列的电源切断。

11.根据权利要求1所述的半导体存储装置，其中，

所述半导体存储装置还具备写入数据判定电路，该写入数据判定电路判定写入数据与所述代表值存储电路的存储数据是否重复，

所述电源控制电路由所述写入数据判定电路进行控制。

12.根据权利要求1所述的半导体存储装置，其中，

所述规定的控制信号在所述半导体存储装置的非工作周期被激活。

13.根据权利要求1所述的半导体存储装置，其中，

所述一致检测电路利用读出电路。