JP2001167585A - 連想記憶装置 - Google Patents
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】 無駄な充放電を抑えて消費電力とスイッチン
グノイズを同時に低減することを目的とするものであ
る。 【解決手段】 複数のビットからなる比較データを入力
してＣＡＭセルアレイ１（連想メモリ）の各エントリに
記憶されているデータとを検索照合する機能を有する連
想記憶装置において、検索動作のとき、連想メモリのエ
ントリ内容が有効か否かを示すValidビットの内容が有
効である場合は、該エントリのマッチ線ＭＬをプリチャ
ージする。一方、Ｖａｌｉｄビットが無効である場合
は、該エントリのマッチ線ＭＬをプリチャージしないよ
うに制御する。
グノイズを同時に低減することを目的とするものであ
る。 【解決手段】 複数のビットからなる比較データを入力
してＣＡＭセルアレイ１（連想メモリ）の各エントリに
記憶されているデータとを検索照合する機能を有する連
想記憶装置において、検索動作のとき、連想メモリのエ
ントリ内容が有効か否かを示すValidビットの内容が有
効である場合は、該エントリのマッチ線ＭＬをプリチャ
ージする。一方、Ｖａｌｉｄビットが無効である場合
は、該エントリのマッチ線ＭＬをプリチャージしないよ
うに制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サに用いられ、記憶データと入力される比較データとを
比較して一致した記憶データに対応する情報を出力する
ＣＡＭ（ContentAddressable Memory）と呼ばれる連想
記憶装置に関するものであり、特に携帯端末機器などに
求められる低消費電力システムに最適なものである。
サに用いられ、記憶データと入力される比較データとを
比較して一致した記憶データに対応する情報を出力する
ＣＡＭ（ContentAddressable Memory）と呼ばれる連想
記憶装置に関するものであり、特に携帯端末機器などに
求められる低消費電力システムに最適なものである。
【０００２】
【従来の技術】連想記憶装置は、予め連想記憶セル（以
下、「ＣＡＭセル」という）に記憶された記憶データと
外部から入力される比較データ（検索データ）を比較し
一致するものがあった場合に、その記憶データに対応す
る出力線から信号を出力して、その記憶データに対応し
た情報の処理を行えるようにする機能を有している。図
１０は、このような連想記憶装置をアドレス変換の高速
化を実現するＴＬＢ（アドレス変換バッファ）に適用し
た従来例を示すものである。図１０に示すように、連想
記憶装置は、仮想アドレスを記憶するＣＡＭセルアレイ
１（連想メモリ）と、この仮想アドレスに対応するアド
レス変換情報（実アドレス）を保持するＲＡＭ（Random
Access Memory）セルアレイ２（コンテントメモリ）
とからなり、仮想アドレスに対応するアドレス変換情報
が必要になったときに、このＴＬＢを参照して、一致す
る仮想アドレスがＣＡＭセルアレイ１に記憶されている
場合、その仮想アドレスに対応する実アドレスをＲＡＭ
セルアレイ２から読み出している。この連想記憶装置
は、ＣＡＭセルアレイ１とＲＡＭセルアレイ２との組み
合わせにより複数のエントリ（マトリックス状に配置さ
れたＣＡＭセルの１行をエントリと通称されるので、以
下、「エントリ」という）を構成したものである。ＣＡ
Ｍセルアレイ１は、仮想アドレス又はその書き込みデー
タを供給するためのビット線ＢＬ，／ＢＬ（図では上線
を付して図示した符号を、この明細書では表記の都合上
符号をＢＬの語頭に「／」付して示している）と、書き
込みの１エントリを選択するためのＣＡＭワード線ＷＬ
と、検索動作での結果を出力するマッチ線ＭＬとを備え
ている。ＲＡＭセルアレイ２は、実アドレスの読み出し
又は書き込み兼用のビット線ＢＬと、読み出し又は書き
込みの１エントリを選択するためのＲＡＭワード線ＷＬ
とを備えている。そして、ＲＡＭセルアレイ２のワード
線は、対応するＣＡＭセルアレイ１のマッチ線上の信号
とＲＡＭイネーブル線１０上の信号とのＡＮＤ論理が出
力されるようになっている。
下、「ＣＡＭセル」という）に記憶された記憶データと
外部から入力される比較データ（検索データ）を比較し
一致するものがあった場合に、その記憶データに対応す
る出力線から信号を出力して、その記憶データに対応し
た情報の処理を行えるようにする機能を有している。図
１０は、このような連想記憶装置をアドレス変換の高速
化を実現するＴＬＢ（アドレス変換バッファ）に適用し
た従来例を示すものである。図１０に示すように、連想
記憶装置は、仮想アドレスを記憶するＣＡＭセルアレイ
１（連想メモリ）と、この仮想アドレスに対応するアド
レス変換情報（実アドレス）を保持するＲＡＭ（Random
Access Memory）セルアレイ２（コンテントメモリ）
とからなり、仮想アドレスに対応するアドレス変換情報
が必要になったときに、このＴＬＢを参照して、一致す
る仮想アドレスがＣＡＭセルアレイ１に記憶されている
場合、その仮想アドレスに対応する実アドレスをＲＡＭ
セルアレイ２から読み出している。この連想記憶装置
は、ＣＡＭセルアレイ１とＲＡＭセルアレイ２との組み
合わせにより複数のエントリ（マトリックス状に配置さ
れたＣＡＭセルの１行をエントリと通称されるので、以
下、「エントリ」という）を構成したものである。ＣＡ
Ｍセルアレイ１は、仮想アドレス又はその書き込みデー
タを供給するためのビット線ＢＬ，／ＢＬ（図では上線
を付して図示した符号を、この明細書では表記の都合上
符号をＢＬの語頭に「／」付して示している）と、書き
込みの１エントリを選択するためのＣＡＭワード線ＷＬ
と、検索動作での結果を出力するマッチ線ＭＬとを備え
ている。ＲＡＭセルアレイ２は、実アドレスの読み出し
又は書き込み兼用のビット線ＢＬと、読み出し又は書き
込みの１エントリを選択するためのＲＡＭワード線ＷＬ
とを備えている。そして、ＲＡＭセルアレイ２のワード
線は、対応するＣＡＭセルアレイ１のマッチ線上の信号
とＲＡＭイネーブル線１０上の信号とのＡＮＤ論理が出
力されるようになっている。
【０００３】また、ＣＡＭセルアレイ１には、検索動作
のために入力される仮想アドレスを各ビット線ＢＬ０〜
ＢＬｎ，／ＢＬ０〜ＢＬｎに入力する比較データバッフ
ァ回路３と、データの書き込み時、書き込むべきエント
リを指定するためのアドレスデコーダ４と、仮想アドレ
スおよびＶａｌｉｄビット情報などを書き込むためのＣ
ＡＭデータ入出力回路５とがそれぞれ接続されている。
一方、ＲＡＭアレイ２には、実アドレスを読み出し又は
書き込むためのＲＡＭデータ入出力回路６とが接続され
ている。ＣＡＭセルアレイ１は、複数のＣＡＭセル７，
…（０〜ｎ行、０〜ｎ列）がマトリックス状に配置され
て構成されている。列方向のＣＡＭセルの数は入力され
る比較データ又は記憶データのデータ数（ビット数）に
対応しており、行方向のＣＡＭセルの数は予め記憶可能
な記憶データの数（エントリの数）に対応している。こ
の従来例では、各ＣＡＭセル７の構成自体は全て同一と
なっており、図１１に詳細を示すように、ＣＡＭセル７
は、二つのインバータ回路をループにつなぎ、に１ビッ
トの記憶素子を構成するフリップフロップ回路を有して
いる。そして、ノードＮ、ＮＢに記憶されたデータに応
じて動作するＮ−ＭＯＳトランジスタＴ２，Ｔ３と、デ
ータを記憶素子に書き込み又は読み出す際にワード線Ｗ
Ｌによって動作するＮ−ＭＯＳトランジスタＴ５，Ｔ６
と、検索動作時に検索イネーブル線ＣＥによって動作す
るＮ−ＭＯＳトランジスタＴ１，Ｔ４とを有している。
なお、図１０では検索イネーブル線ＣＥの図示を省略し
ている。
のために入力される仮想アドレスを各ビット線ＢＬ０〜
ＢＬｎ，／ＢＬ０〜ＢＬｎに入力する比較データバッフ
ァ回路３と、データの書き込み時、書き込むべきエント
リを指定するためのアドレスデコーダ４と、仮想アドレ
スおよびＶａｌｉｄビット情報などを書き込むためのＣ
ＡＭデータ入出力回路５とがそれぞれ接続されている。
一方、ＲＡＭアレイ２には、実アドレスを読み出し又は
書き込むためのＲＡＭデータ入出力回路６とが接続され
ている。ＣＡＭセルアレイ１は、複数のＣＡＭセル７，
…（０〜ｎ行、０〜ｎ列）がマトリックス状に配置され
て構成されている。列方向のＣＡＭセルの数は入力され
る比較データ又は記憶データのデータ数（ビット数）に
対応しており、行方向のＣＡＭセルの数は予め記憶可能
な記憶データの数（エントリの数）に対応している。こ
の従来例では、各ＣＡＭセル７の構成自体は全て同一と
なっており、図１１に詳細を示すように、ＣＡＭセル７
は、二つのインバータ回路をループにつなぎ、に１ビッ
トの記憶素子を構成するフリップフロップ回路を有して
いる。そして、ノードＮ、ＮＢに記憶されたデータに応
じて動作するＮ−ＭＯＳトランジスタＴ２，Ｔ３と、デ
ータを記憶素子に書き込み又は読み出す際にワード線Ｗ
Ｌによって動作するＮ−ＭＯＳトランジスタＴ５，Ｔ６
と、検索動作時に検索イネーブル線ＣＥによって動作す
るＮ−ＭＯＳトランジスタＴ１，Ｔ４とを有している。
なお、図１０では検索イネーブル線ＣＥの図示を省略し
ている。
【０００４】最上行のＣＡＭワード線ＷＬ０およびマッ
チ線ＭＬ０は、行方向に配置された各ＣＡＭセル７に共
通接続されている。他の行のＣＡＭワード線ＷＬ１〜Ｗ
Ｌｎおよびマッチ線ＭＬ１〜ＭＬｎも同様に行方向の各
ＣＡＭセル７に対しても共通接続される。そして、各ワ
ード線ＷＬ０〜ＷＬｎは、アドレスデコーダ４に接続さ
れている。プリチャージ回路８は、Ｐ−ＭＯＳトランジ
スタで構成され、プリチャージ信号線／ＰＣ（アクティ
ブロー）の“Ｌ”レベル出力によってオン動作し、マッ
チ線ＭＬ０〜ＭＬｎを“Ｈ”レベルの電位にプリチャー
ジする。一致検出回路９は、ＡＮＤ回路で構成されてお
り、マッチ線ＭＬ０〜ＭＬｎの出力とＲＡＭイネーブル
線１０の出力が共に“Ｈ”レベルのときは、ＲＡＭアレ
イ２に配置された各ＲＡＭセル１１に共通接続されたワ
ード線ＷＬ０〜ＷＬｎを“Ｈ”レベルの電位に引き上げ
る。ＲＡＭセル１１の構成は、図１２に示すように二つ
のインバータ回路をループにつなぎ、ノードＮ、ＮＢに
１ビットの記憶素子を構成し、この記憶素子に接続され
たＮ−ＭＯＳトランジスタＴ５、Ｔ６を制御することに
よって、データの読み出し又は書き込み動作を行うよう
に構成されている。
チ線ＭＬ０は、行方向に配置された各ＣＡＭセル７に共
通接続されている。他の行のＣＡＭワード線ＷＬ１〜Ｗ
Ｌｎおよびマッチ線ＭＬ１〜ＭＬｎも同様に行方向の各
ＣＡＭセル７に対しても共通接続される。そして、各ワ
ード線ＷＬ０〜ＷＬｎは、アドレスデコーダ４に接続さ
れている。プリチャージ回路８は、Ｐ−ＭＯＳトランジ
スタで構成され、プリチャージ信号線／ＰＣ（アクティ
ブロー）の“Ｌ”レベル出力によってオン動作し、マッ
チ線ＭＬ０〜ＭＬｎを“Ｈ”レベルの電位にプリチャー
ジする。一致検出回路９は、ＡＮＤ回路で構成されてお
り、マッチ線ＭＬ０〜ＭＬｎの出力とＲＡＭイネーブル
線１０の出力が共に“Ｈ”レベルのときは、ＲＡＭアレ
イ２に配置された各ＲＡＭセル１１に共通接続されたワ
ード線ＷＬ０〜ＷＬｎを“Ｈ”レベルの電位に引き上げ
る。ＲＡＭセル１１の構成は、図１２に示すように二つ
のインバータ回路をループにつなぎ、ノードＮ、ＮＢに
１ビットの記憶素子を構成し、この記憶素子に接続され
たＮ−ＭＯＳトランジスタＴ５、Ｔ６を制御することに
よって、データの読み出し又は書き込み動作を行うよう
に構成されている。
【０００５】このように構成された従来の連想記憶装置
におけるデータの書き込み動作について説明する。最初
に、アドレスデコーダ４によりデータを書き込むべきエ
ントリが選択されると、そのエントリのワード線ＷＬを
“Ｈ”レベルに引き上げる。次いで、ＣＡＭデータ入出
力回路５よりエントリに書き込むべきデータをビット線
ＢＬ０〜ＢＬｎ，／ＢＬ０〜／ＢＬｎに入力すること
で、その該当エントリの各ＣＡＭセル７にそれぞれビッ
トデータが書き込まれる。例えば、書き込まれるデータ
が“１”である場合、ビット線ＢＬに“Ｈ”レベルの電
位が、データが“０”である場合は“Ｌ”レベルの電位
が入力される。続いて、連想記憶装置における検索動作
について説明する。最初にプリチャージ信号線／ＰＣか
らの出力によってプリチャージ回路８を動作させてマッ
チ線ＭＬを“Ｈ”レベルにプリチャージする。そして、
検索イネーブル線ＣＥを “Ｈ”レベルにプリチャージ
してＣＡＭセル７における検索動作を有効にして、ビッ
ト線ＢＬおよびビット線／ＢＬに比較データを入力する
ことで比較照合が行われる。ここで、両データが一致し
たときは“Ｈ”レベルにプリチャージされたマッチ線Ｍ
Ｌの電位は変化しない。
におけるデータの書き込み動作について説明する。最初
に、アドレスデコーダ４によりデータを書き込むべきエ
ントリが選択されると、そのエントリのワード線ＷＬを
“Ｈ”レベルに引き上げる。次いで、ＣＡＭデータ入出
力回路５よりエントリに書き込むべきデータをビット線
ＢＬ０〜ＢＬｎ，／ＢＬ０〜／ＢＬｎに入力すること
で、その該当エントリの各ＣＡＭセル７にそれぞれビッ
トデータが書き込まれる。例えば、書き込まれるデータ
が“１”である場合、ビット線ＢＬに“Ｈ”レベルの電
位が、データが“０”である場合は“Ｌ”レベルの電位
が入力される。続いて、連想記憶装置における検索動作
について説明する。最初にプリチャージ信号線／ＰＣか
らの出力によってプリチャージ回路８を動作させてマッ
チ線ＭＬを“Ｈ”レベルにプリチャージする。そして、
検索イネーブル線ＣＥを “Ｈ”レベルにプリチャージ
してＣＡＭセル７における検索動作を有効にして、ビッ
ト線ＢＬおよびビット線／ＢＬに比較データを入力する
ことで比較照合が行われる。ここで、両データが一致し
たときは“Ｈ”レベルにプリチャージされたマッチ線Ｍ
Ｌの電位は変化しない。
【０００６】例えば、図１１に示される構成において、
ＣＡＭセル７のノードＮには“１”が記憶されていると
する。ビット線ＢＬに記憶データと一致する比較データ
“１”が入力され、検索イネーブルＣＥを“Ｈ”レベル
にするとＮ−ＭＯＳトランジスタＴ１、Ｔ２がオンして
マッチ線ＭＬとビット線ＢＬが導通状態となる。このと
き、マッチ線ＭＬとビット線ＢＬは共に“Ｈ”レベルで
あるため、マッチ線の電位は変化せず “Ｈ”レベルに
保たれる。これとは逆に、ビット線ＢＬに不一致の比較
データ“０”が入力された場合には、マッチ線ＭＬの電
位は“Ｌ”レベルに引かれディスチャージしてしまう。
つまり、１エントリ中に配置された全てのＣＡＭセルの
ビットデータが一致した場合にはマッチ線の“Ｈ”レベ
ルが保たれるが、全ビットデータのうち、１ビットでも
不一致のＣＡＭセルがあると該エントリはミスマッチと
なり、マッチ線ＭＬの電荷は引き抜かれてしまうことに
なる。
ＣＡＭセル７のノードＮには“１”が記憶されていると
する。ビット線ＢＬに記憶データと一致する比較データ
“１”が入力され、検索イネーブルＣＥを“Ｈ”レベル
にするとＮ−ＭＯＳトランジスタＴ１、Ｔ２がオンして
マッチ線ＭＬとビット線ＢＬが導通状態となる。このと
き、マッチ線ＭＬとビット線ＢＬは共に“Ｈ”レベルで
あるため、マッチ線の電位は変化せず “Ｈ”レベルに
保たれる。これとは逆に、ビット線ＢＬに不一致の比較
データ“０”が入力された場合には、マッチ線ＭＬの電
位は“Ｌ”レベルに引かれディスチャージしてしまう。
つまり、１エントリ中に配置された全てのＣＡＭセルの
ビットデータが一致した場合にはマッチ線の“Ｈ”レベ
ルが保たれるが、全ビットデータのうち、１ビットでも
不一致のＣＡＭセルがあると該エントリはミスマッチと
なり、マッチ線ＭＬの電荷は引き抜かれてしまうことに
なる。
【０００７】
【発明が解決しようとする課題】前述のように、連想記
憶装置は、検索動作時にその記憶内容と入力された比較
データを比較し、一致あるいは不一致のものがあった場
合にはマッチ線を“Ｈ”あるいは“Ｌ”レベルに制御す
る機能を有している。また、この従来例では全てのエン
トリについて検索動作が行い、その結果に基づいてマッ
チ線を駆動するためエントリ数分のマッチ線の充放電が
行われる。このとき、１エントリ中の全てのＣＡＭセル
が一致した場合にのみマッチ線が“Ｈ”レベルに保たれ
るが、これ以外の一致しない殆どのエントリについては
マッチ線の電荷が引き抜かれて無駄な充放電が行われる
ことになる。したがって、連想記憶装置全体の消費電力
を増大させると同時にスイッチングノイズを冗長する原
因にもなる。本発明はかかる課題を解決するためになさ
れたものであり、無駄な充放電を抑えて消費電力とスイ
ッチングノイズを同時に低減することを目的とするもの
である。
憶装置は、検索動作時にその記憶内容と入力された比較
データを比較し、一致あるいは不一致のものがあった場
合にはマッチ線を“Ｈ”あるいは“Ｌ”レベルに制御す
る機能を有している。また、この従来例では全てのエン
トリについて検索動作が行い、その結果に基づいてマッ
チ線を駆動するためエントリ数分のマッチ線の充放電が
行われる。このとき、１エントリ中の全てのＣＡＭセル
が一致した場合にのみマッチ線が“Ｈ”レベルに保たれ
るが、これ以外の一致しない殆どのエントリについては
マッチ線の電荷が引き抜かれて無駄な充放電が行われる
ことになる。したがって、連想記憶装置全体の消費電力
を増大させると同時にスイッチングノイズを冗長する原
因にもなる。本発明はかかる課題を解決するためになさ
れたものであり、無駄な充放電を抑えて消費電力とスイ
ッチングノイズを同時に低減することを目的とするもの
である。
【０００８】
【課題を解決するための手段】本発明は、複数のビット
からなる比較データを入力して連想メモリの各エントリ
に記憶されているデータとを検索照合する機能を有する
連想記憶装置において、検索動作のとき、連想メモリの
エントリ内容が有効か否かを示すValidビットの内容に
基づいて該エントリにおけるマッチ線のプリチャージを
制御することを特徴とする。また、複数のビットからな
る比較データを入力して連想メモリの各エントリに記憶
されているデータとを検索照合する機能を有する連想記
憶装置において、検索動作のとき、連想メモリに入力さ
れる比較データの一部のビットデータを比較しその比較
結果に基づいて該エントリにおけるマッチ線のプリチャ
ージを制御することを特徴とする。また、複数のビット
からなる比較データを入力して連想メモリの各エントリ
に記憶されているデータとを検索照合する機能を有する
連想記憶装置において、検索動作のとき、連想メモリの
エントリ内容が有効か否かを示すValidビットの内容
と、連想メモリに入力される比較データの一部のビット
データを比較しその比較結果との双方に基づいて該エン
トリにおけるマッチ線のプリチャージを制御することを
特徴とする。
からなる比較データを入力して連想メモリの各エントリ
に記憶されているデータとを検索照合する機能を有する
連想記憶装置において、検索動作のとき、連想メモリの
エントリ内容が有効か否かを示すValidビットの内容に
基づいて該エントリにおけるマッチ線のプリチャージを
制御することを特徴とする。また、複数のビットからな
る比較データを入力して連想メモリの各エントリに記憶
されているデータとを検索照合する機能を有する連想記
憶装置において、検索動作のとき、連想メモリに入力さ
れる比較データの一部のビットデータを比較しその比較
結果に基づいて該エントリにおけるマッチ線のプリチャ
ージを制御することを特徴とする。また、複数のビット
からなる比較データを入力して連想メモリの各エントリ
に記憶されているデータとを検索照合する機能を有する
連想記憶装置において、検索動作のとき、連想メモリの
エントリ内容が有効か否かを示すValidビットの内容
と、連想メモリに入力される比較データの一部のビット
データを比較しその比較結果との双方に基づいて該エン
トリにおけるマッチ線のプリチャージを制御することを
特徴とする。
【０００９】本発明は各手段により、Validビットが無
効（比較しない）のエントリや比較データの一部（ＬＳ
Ｂ）が不一致のエントリについてはマッチ線をプリチャ
ージしないように制御するので、検索動作におけるマッ
チ線の無駄なディスチャージを減らすことができる。
効（比較しない）のエントリや比較データの一部（ＬＳ
Ｂ）が不一致のエントリについてはマッチ線をプリチャ
ージしないように制御するので、検索動作におけるマッ
チ線の無駄なディスチャージを減らすことができる。
【００１０】
【発明の実施の形態】以下、本発明に係る連想記憶装置
をアドレス変換の高速化を実現するＴＬＢ（アドレス変
換バッファ）に適用した第１〜第４の実施形態につき図
１〜図９を参照して説明する。 （第１の実施形態）第１の実施形態は連想メモリ（ＣＡ
Ｍセル）の各エントリに記憶されているValidビットの
内容に基づいてマッチ線ＭＬの制御を行うものである。
図１は連想記憶装置をＴＬＢに適用した全体構成図であ
り、図２はValidビットのビットデータをプリチャージ
制御回路へ送るように構成されたＣＡＭセル構成図であ
る。この連想記憶装置の基本的な構成は従来と同様であ
る。すなわち、ＣＡＭセルアレイ１（連想メモリ）と、
ＲＡＭセルアレイ２（コンテントメモリ）との組み合わ
せにより複数のエントリを構成しており、このＣＡＭセ
ルアレイ１には比較データや書き込みデータを供給する
ためのビット線ＢＬ０〜ＢＬｎ，／ＢＬ０〜ＢＬｎと、
書き込み時のエントリを選択するためのＣＡＭワード線
ＣAMWL０〜ＣＡＭＷＬｎと、検索動作の一致結果を出力
するマッチ線ＭＬ０〜ＭＬｎを備えている。また、ＲＡ
Ｍセルアレイ２には検索動作に基づいて出力する実アド
レスの読み出しや書き込み時のエントリを選択するＲＡ
Ｍワード線ＷＬ０〜ＷＬｎを備えている。
をアドレス変換の高速化を実現するＴＬＢ（アドレス変
換バッファ）に適用した第１〜第４の実施形態につき図
１〜図９を参照して説明する。 （第１の実施形態）第１の実施形態は連想メモリ（ＣＡ
Ｍセル）の各エントリに記憶されているValidビットの
内容に基づいてマッチ線ＭＬの制御を行うものである。
図１は連想記憶装置をＴＬＢに適用した全体構成図であ
り、図２はValidビットのビットデータをプリチャージ
制御回路へ送るように構成されたＣＡＭセル構成図であ
る。この連想記憶装置の基本的な構成は従来と同様であ
る。すなわち、ＣＡＭセルアレイ１（連想メモリ）と、
ＲＡＭセルアレイ２（コンテントメモリ）との組み合わ
せにより複数のエントリを構成しており、このＣＡＭセ
ルアレイ１には比較データや書き込みデータを供給する
ためのビット線ＢＬ０〜ＢＬｎ，／ＢＬ０〜ＢＬｎと、
書き込み時のエントリを選択するためのＣＡＭワード線
ＣAMWL０〜ＣＡＭＷＬｎと、検索動作の一致結果を出力
するマッチ線ＭＬ０〜ＭＬｎを備えている。また、ＲＡ
Ｍセルアレイ２には検索動作に基づいて出力する実アド
レスの読み出しや書き込み時のエントリを選択するＲＡ
Ｍワード線ＷＬ０〜ＷＬｎを備えている。
【００１１】この連想記憶装置は、ＣＡＭセルアレイ１
に対しては、検索動作時に比較データをビット線ＢＬ０
〜ＢＬｎ，／ＢＬ０〜ＢＬｎに入力する比較データバッ
ファ回路３と、データの書き込み時に、書き込むべきエ
ントリを指定するためのアドレスデコーダ４と、ＣＡＭ
セル７、１２に対してデータの書き込みあるいは読み出
すためのＣＡＭデータ入出力回路５とが接続されてい
る。ＲＡＭセルアレイ２に対しては、ＲＡＭセルに対し
てデータの書き込みあるいは読み出すためのＲＡＭデー
タ入出力回路６が接続されている。ＣＡＭセルアレイ１
は、複数のＣＡＭセル（０〜ｎ行、０〜ｎ列）をマトリ
ックス状に配置して構成されており、このうち、仮想ア
ドレスのビットデータが保持されるＣＡＭセル７は図１
１に示される構成となるが、Validビットデータが保持
されるＣＡＭセル１２の構成は、図２に示すようになっ
ている。この図２に示されるＣＡＭセル１２は、図１１
の構成に対して、ノードＮに記憶保持されるValidビッ
トデータをプリチャージ制御回路１３に入力するため
に、その入力側とノードＮＢとの間にインバータ回路が
追加されている。マッチ線ＭＬ０〜ＭＬｎは、エントリ
単位でプリチャージ回路８に接続されており、検索動作
における一致結果を一致検出回路９に入力する。
に対しては、検索動作時に比較データをビット線ＢＬ０
〜ＢＬｎ，／ＢＬ０〜ＢＬｎに入力する比較データバッ
ファ回路３と、データの書き込み時に、書き込むべきエ
ントリを指定するためのアドレスデコーダ４と、ＣＡＭ
セル７、１２に対してデータの書き込みあるいは読み出
すためのＣＡＭデータ入出力回路５とが接続されてい
る。ＲＡＭセルアレイ２に対しては、ＲＡＭセルに対し
てデータの書き込みあるいは読み出すためのＲＡＭデー
タ入出力回路６が接続されている。ＣＡＭセルアレイ１
は、複数のＣＡＭセル（０〜ｎ行、０〜ｎ列）をマトリ
ックス状に配置して構成されており、このうち、仮想ア
ドレスのビットデータが保持されるＣＡＭセル７は図１
１に示される構成となるが、Validビットデータが保持
されるＣＡＭセル１２の構成は、図２に示すようになっ
ている。この図２に示されるＣＡＭセル１２は、図１１
の構成に対して、ノードＮに記憶保持されるValidビッ
トデータをプリチャージ制御回路１３に入力するため
に、その入力側とノードＮＢとの間にインバータ回路が
追加されている。マッチ線ＭＬ０〜ＭＬｎは、エントリ
単位でプリチャージ回路８に接続されており、検索動作
における一致結果を一致検出回路９に入力する。
【００１２】プリチャージ回路８はＰ−ＭＯＳトランジ
スタで構成されており、一方は電源ＶＤＤ、他方はマッ
チ線ＭＬ０〜ＭＬｎに接続され、プリチャージ制御回路
１３の出力信号によって制御される。プリチャージ制御
回路１３は、ＮＡＮＤ回路で構成され、その入力側には
プリチャージ信号線ＰＣからの出力とValidビットのデ
ータ出力が付与される。例えば、Validビット“１”
で、プリチャージ信号ＰＣが“Ｈ”レベルに引き上げら
れた場合には、プリチャージ制御回路１３は“Ｌ”レベ
ルが出力されるので、プリチャージ回路８がオン動作し
てマッチ線ＭＬ０〜ＭＬｎを“Ｈ”レベルの電位にプリ
チャージする。一致検出回路９はＡＮＤ回路で構成さ
れ、その入力側にはマッチ線ＭＬ０〜ＭＬｎの出力とＲ
ＡＭイネーブル線１０の出力が付与される。この一致検
出回路９のＡＮＤ出力は、各ＲＡＭセル１１に共通接続
された各ワード線ＷＬ０〜ＷＬｎに出力され、例えば、
検索動作でマッチ線ＭＬ１の出力が“Ｈ”レベルで保持
された場合は、これに対応するＲＡＭセル１１のワード
ＷＬ１線が“Ｈ”レベルの電位に引き上げられる。マッ
チ線ＭＬ０〜ＭＬｎとＧＮＤとの間にはＮ−ＭＯＳトラ
ンジスタ１４が接続されている。このＮ−ＭＯＳトラン
ジスタ１４は、Validビットが“０”のとき、プリチャ
ージ期間にマッチ線がプリチャージされないことによっ
てフローティングノードとなる動作上の問題を未然に防
止するためのものであり、マッチ線ＭＬとＧＮＤとの間
を導通状態とするＫｅｅｐｅｒトランジスタとして働
く。
スタで構成されており、一方は電源ＶＤＤ、他方はマッ
チ線ＭＬ０〜ＭＬｎに接続され、プリチャージ制御回路
１３の出力信号によって制御される。プリチャージ制御
回路１３は、ＮＡＮＤ回路で構成され、その入力側には
プリチャージ信号線ＰＣからの出力とValidビットのデ
ータ出力が付与される。例えば、Validビット“１”
で、プリチャージ信号ＰＣが“Ｈ”レベルに引き上げら
れた場合には、プリチャージ制御回路１３は“Ｌ”レベ
ルが出力されるので、プリチャージ回路８がオン動作し
てマッチ線ＭＬ０〜ＭＬｎを“Ｈ”レベルの電位にプリ
チャージする。一致検出回路９はＡＮＤ回路で構成さ
れ、その入力側にはマッチ線ＭＬ０〜ＭＬｎの出力とＲ
ＡＭイネーブル線１０の出力が付与される。この一致検
出回路９のＡＮＤ出力は、各ＲＡＭセル１１に共通接続
された各ワード線ＷＬ０〜ＷＬｎに出力され、例えば、
検索動作でマッチ線ＭＬ１の出力が“Ｈ”レベルで保持
された場合は、これに対応するＲＡＭセル１１のワード
ＷＬ１線が“Ｈ”レベルの電位に引き上げられる。マッ
チ線ＭＬ０〜ＭＬｎとＧＮＤとの間にはＮ−ＭＯＳトラ
ンジスタ１４が接続されている。このＮ−ＭＯＳトラン
ジスタ１４は、Validビットが“０”のとき、プリチャ
ージ期間にマッチ線がプリチャージされないことによっ
てフローティングノードとなる動作上の問題を未然に防
止するためのものであり、マッチ線ＭＬとＧＮＤとの間
を導通状態とするＫｅｅｐｅｒトランジスタとして働
く。
【００１３】以上のような構成の第１の実施形態につい
て、その動作を説明する。最初に、この連想記憶装置へ
の書き込み動作を説明する。書き込み動作は、書き込む
べきエントリを指定するためエントリ信号をアドレスデ
コーダ４に入力する。アドレスデコーダ４はＣＡＭワー
ド線ＣAMWL０〜ＣＡＭＷＬｎの中から指定されたエント
リに対応するワード線を“Ｈ”レベルに引き上げる。ま
た、ＣＡＭデータ入出力回路５には、これと同時にエン
トリに書き込むべきアドレス変換に関するデータとし
て、仮想アドレスや当該エントリが有効か否かを示すVa
lidビットなどの情報が、一方、ＲＡＭデータ入出力回
路６には、仮想アドレスに対応する実アドレスなどの変
換情報が入力される。ＣＡＭセルアレイ１およびＲＡＭ
セルアレイ２の各ビット線ＢＬ０，／ＢＬ０、…には当
該エントリに書き込むべきアドレス変換に関するデータ
が“１”のときは“Ｈ”レベルの電位およびその反転デ
ータ“０”が“Ｌ”レベルの電位として入力される。仮
想アドレスおよびValidビット関する情報はＣＡＭデー
タ入出力回路５にある書き込み回路１５，…から各ビッ
ト線ＢＬ０〜ＢＬｎ，／ＢＬ０〜ＢＬｎに入力され、そ
のデータがＣＡＭセル７，…，１２にそれぞれ書き込ま
れる。また、実アドレスに関するアドレス変換情報はＲ
ＡＭデータ入出力回路６に搭載された書き込み回路１
６，…によって各ビット線ＢＬ，／ＢＬに入力され、そ
のデータがＲＡＭセル１１，…にそれぞれ書き込まれ
る。
て、その動作を説明する。最初に、この連想記憶装置へ
の書き込み動作を説明する。書き込み動作は、書き込む
べきエントリを指定するためエントリ信号をアドレスデ
コーダ４に入力する。アドレスデコーダ４はＣＡＭワー
ド線ＣAMWL０〜ＣＡＭＷＬｎの中から指定されたエント
リに対応するワード線を“Ｈ”レベルに引き上げる。ま
た、ＣＡＭデータ入出力回路５には、これと同時にエン
トリに書き込むべきアドレス変換に関するデータとし
て、仮想アドレスや当該エントリが有効か否かを示すVa
lidビットなどの情報が、一方、ＲＡＭデータ入出力回
路６には、仮想アドレスに対応する実アドレスなどの変
換情報が入力される。ＣＡＭセルアレイ１およびＲＡＭ
セルアレイ２の各ビット線ＢＬ０，／ＢＬ０、…には当
該エントリに書き込むべきアドレス変換に関するデータ
が“１”のときは“Ｈ”レベルの電位およびその反転デ
ータ“０”が“Ｌ”レベルの電位として入力される。仮
想アドレスおよびValidビット関する情報はＣＡＭデー
タ入出力回路５にある書き込み回路１５，…から各ビッ
ト線ＢＬ０〜ＢＬｎ，／ＢＬ０〜ＢＬｎに入力され、そ
のデータがＣＡＭセル７，…，１２にそれぞれ書き込ま
れる。また、実アドレスに関するアドレス変換情報はＲ
ＡＭデータ入出力回路６に搭載された書き込み回路１
６，…によって各ビット線ＢＬ，／ＢＬに入力され、そ
のデータがＲＡＭセル１１，…にそれぞれ書き込まれ
る。
【００１４】例えば、図１１に示されるＣＡＭセル７へ
書き込み動作としては、ワード線ＷＬが“Ｈ”レベルに
引き上げられた場合、Ｎ−ＭＯＳトランジスタＴ５、Ｔ
６がオン状態となるため、ビット線ＢＬ，／ＢＬに入力
された“Ｈ”レベル又は“Ｌ”レベルの信号が、“１”
又は“０”の論理信号としてフリップフロップ回路のノ
ードＮ、ＮＢにそれぞれ記憶されることになる。続い
て、本発明の第１の実施形態による検索動作を説明す
る。まず、該エントリが有効（Validビットが“１”）
である場合は、図２に示されるＣＡＭセル１２の構成に
おいて、ノードＮにValidビットが有効であることを示
す“１”が記憶され、ノードＮＢには反転データである
“０”が記憶されている。このためノードＮＢに接続さ
れるインバータ回路の出力側は“Ｈ”レベルとなり、こ
の“Ｈ”レベルがプリチャージ制御回路１３に入力され
ている。次に、この状態で、マッチ線ＭＬをプリチャー
ジするためにプリチャージ信号ＰＣを“Ｈ”レベルにす
る。Validビットが“１”のエントリは、プリチャージ
制御回路１３のＮＡＮＤ出力は“Ｌ”レベルとなってプ
リチャージ回路８はオン動作してマッチ線ＭＬがプリチ
ャージされる。これに対して、Validビットが“０”の
エントリは、プリチャージ制御回路１３のＮＡＮＤ出力
は“Ｈ”レベルとなるためにプリチャージ回路８はオン
動作せず、マッチ線ＭＬはプリチャージされない。
書き込み動作としては、ワード線ＷＬが“Ｈ”レベルに
引き上げられた場合、Ｎ−ＭＯＳトランジスタＴ５、Ｔ
６がオン状態となるため、ビット線ＢＬ，／ＢＬに入力
された“Ｈ”レベル又は“Ｌ”レベルの信号が、“１”
又は“０”の論理信号としてフリップフロップ回路のノ
ードＮ、ＮＢにそれぞれ記憶されることになる。続い
て、本発明の第１の実施形態による検索動作を説明す
る。まず、該エントリが有効（Validビットが“１”）
である場合は、図２に示されるＣＡＭセル１２の構成に
おいて、ノードＮにValidビットが有効であることを示
す“１”が記憶され、ノードＮＢには反転データである
“０”が記憶されている。このためノードＮＢに接続さ
れるインバータ回路の出力側は“Ｈ”レベルとなり、こ
の“Ｈ”レベルがプリチャージ制御回路１３に入力され
ている。次に、この状態で、マッチ線ＭＬをプリチャー
ジするためにプリチャージ信号ＰＣを“Ｈ”レベルにす
る。Validビットが“１”のエントリは、プリチャージ
制御回路１３のＮＡＮＤ出力は“Ｌ”レベルとなってプ
リチャージ回路８はオン動作してマッチ線ＭＬがプリチ
ャージされる。これに対して、Validビットが“０”の
エントリは、プリチャージ制御回路１３のＮＡＮＤ出力
は“Ｈ”レベルとなるためにプリチャージ回路８はオン
動作せず、マッチ線ＭＬはプリチャージされない。
【００１５】次に、検索動作を行うために検索イネーブ
ル線を “Ｈ”レベルにプリチャージして、比較データ
バッファ回路３へ入力された仮想アドレス（比較デー
タ）を各ビット線ＢＬ，／ＢＬに対して送出し、各ＣＡ
Ｍセル７に記憶された１ビットデータと比較データの各
１ビットデータとをそれぞれ比較照合することで、エン
トリの検索動作が行われる。例えば、図１１に示される
ＣＡＭセル７の構成には、ノードＮには“１”が記憶さ
れており、ビット線ＢＬに比較データ“１”が入力され
る場合では、Ｎ−ＭＯＳトランジスタＴ１、Ｔ４はオン
し、かつ、Ｎ−ＭＯＳトランジスタＴ２もオンしている
ので、マッチ線ＭＬとビット線ＢＬが導通状態となるが
共に同電位であり、マッチ線ＭＬの“Ｈ”レベルの電位
は変化しない。この場合のように入力される比較データ
とＣＡＭセルの記憶データとが一致している場合は、プ
リチャージされたマッチ線の電位は変化せず、プリチャ
ージされた電荷を引き抜くことができず、“Ｈ”レベル
に保たれる。これとは逆に比較データが“０”であり、
記憶データと不一致の場合はマッチ線にプリチャージさ
れた電荷が“Ｌ”レベルのビット線ＢＬに引き抜かれて
しまうことになる。このように、Ｖａｌｉｄビットが有
効なエントリのみに対してマッチ線のプリチャージを行
い、そのエントリ中の各ＣＡＭセル7のビットデータを
全て比較し、プリチャージされたマッチ線ＭＬの電位変
化を出力することで一致する仮想アドレスを検索するこ
とができる。
ル線を “Ｈ”レベルにプリチャージして、比較データ
バッファ回路３へ入力された仮想アドレス（比較デー
タ）を各ビット線ＢＬ，／ＢＬに対して送出し、各ＣＡ
Ｍセル７に記憶された１ビットデータと比較データの各
１ビットデータとをそれぞれ比較照合することで、エン
トリの検索動作が行われる。例えば、図１１に示される
ＣＡＭセル７の構成には、ノードＮには“１”が記憶さ
れており、ビット線ＢＬに比較データ“１”が入力され
る場合では、Ｎ−ＭＯＳトランジスタＴ１、Ｔ４はオン
し、かつ、Ｎ−ＭＯＳトランジスタＴ２もオンしている
ので、マッチ線ＭＬとビット線ＢＬが導通状態となるが
共に同電位であり、マッチ線ＭＬの“Ｈ”レベルの電位
は変化しない。この場合のように入力される比較データ
とＣＡＭセルの記憶データとが一致している場合は、プ
リチャージされたマッチ線の電位は変化せず、プリチャ
ージされた電荷を引き抜くことができず、“Ｈ”レベル
に保たれる。これとは逆に比較データが“０”であり、
記憶データと不一致の場合はマッチ線にプリチャージさ
れた電荷が“Ｌ”レベルのビット線ＢＬに引き抜かれて
しまうことになる。このように、Ｖａｌｉｄビットが有
効なエントリのみに対してマッチ線のプリチャージを行
い、そのエントリ中の各ＣＡＭセル7のビットデータを
全て比較し、プリチャージされたマッチ線ＭＬの電位変
化を出力することで一致する仮想アドレスを検索するこ
とができる。
【００１６】続いて、一致した仮想アドレスに対応する
実アドレスを読み出すためにＲＡＭイネーブル線１０を
“Ｈ”レベルにすると、一致検出回路９のＡＮＤ出力に
よって検索動作で一致したエントリのＲＡＭワード線Ｗ
Ｌが“Ｈ”レベルに引き上げられる。これによって、Ｒ
ＡＭセル１１に記憶されたデータがビット線ＢＬ，／Ｂ
Ｌに送出され、ＲＡＭデータ入出力回路６のセンスアン
プ回路１７から実アドレスが読み出される。以上のよう
に、この第１の実施形態では、エントリ中のValidビッ
トの内容が有効か否かによってマッチ線ＭＬのプリチャ
ージを制御するように構成したので、Validビットが無
効な（検索動作を必要としない） “０”のエントリに
対してはマッチ線のプリチャージをしない。このため、
検索対象をエントリの有効なものだけに限定でき無駄な
充放電を抑えることができる。よって、消費電力の低減
を図ることができると同時にディスチャージを減らしス
イッチングノイズを抑えることができる。 （第２の実施形態）次に、図３を参照して比較データの
一部であるＬＳＢの比較結果に基づいてマッチ線の制御
を行う、第２の実施形態を説明する。
実アドレスを読み出すためにＲＡＭイネーブル線１０を
“Ｈ”レベルにすると、一致検出回路９のＡＮＤ出力に
よって検索動作で一致したエントリのＲＡＭワード線Ｗ
Ｌが“Ｈ”レベルに引き上げられる。これによって、Ｒ
ＡＭセル１１に記憶されたデータがビット線ＢＬ，／Ｂ
Ｌに送出され、ＲＡＭデータ入出力回路６のセンスアン
プ回路１７から実アドレスが読み出される。以上のよう
に、この第１の実施形態では、エントリ中のValidビッ
トの内容が有効か否かによってマッチ線ＭＬのプリチャ
ージを制御するように構成したので、Validビットが無
効な（検索動作を必要としない） “０”のエントリに
対してはマッチ線のプリチャージをしない。このため、
検索対象をエントリの有効なものだけに限定でき無駄な
充放電を抑えることができる。よって、消費電力の低減
を図ることができると同時にディスチャージを減らしス
イッチングノイズを抑えることができる。 （第２の実施形態）次に、図３を参照して比較データの
一部であるＬＳＢの比較結果に基づいてマッチ線の制御
を行う、第２の実施形態を説明する。
【００１７】先に説明した第１の実施形態では、エント
リが無効であり、そのエントリに記憶されるValidビッ
ト信号が“０”のときは該エントリのマッチ線をプリチ
ャージしないように制御したものであるが、この第２の
実施形態では入力される比較データとＣＡＭセルに記憶
されている記憶データとを比較し、両データの最下位ビ
ット（以下、「ＬＳＢ」という）が一致しないエントリ
はマッチ線ＭＬをプリチャージしないように制御したも
のである。構成上の相違点は、図３示すようにＬＳＢが
対応する列にＣＡＭセル１８を配置したものであり、他
のＣＡＭセル７の構成については第１の実施形態と同じ
である。まず、比較データバッファ回路３へ入力された
仮想アドレスを、ビット線ＢＬ０，／ＢＬ０、…に送出
する。図４はＬＳＢを比較するＣＡＭセル１８の詳細構
成を示すものであり、例えば、ノードＮに “１”が記
憶され、ビット線ＢＬに比較データのＬＳＢ“１”が入
力された場合には、Ｎ−ＭＯＳトランジスタＴ２、Ｔ２
‘はオン状態で、かつ、Ｎ−ＭＯＳトランジスタＴ７が
オン状態のため、プリチャージ制御回路１３の片方の入
力ライン１９は“Ｈ”レベルの信号が付与されることに
なる。
リが無効であり、そのエントリに記憶されるValidビッ
ト信号が“０”のときは該エントリのマッチ線をプリチ
ャージしないように制御したものであるが、この第２の
実施形態では入力される比較データとＣＡＭセルに記憶
されている記憶データとを比較し、両データの最下位ビ
ット（以下、「ＬＳＢ」という）が一致しないエントリ
はマッチ線ＭＬをプリチャージしないように制御したも
のである。構成上の相違点は、図３示すようにＬＳＢが
対応する列にＣＡＭセル１８を配置したものであり、他
のＣＡＭセル７の構成については第１の実施形態と同じ
である。まず、比較データバッファ回路３へ入力された
仮想アドレスを、ビット線ＢＬ０，／ＢＬ０、…に送出
する。図４はＬＳＢを比較するＣＡＭセル１８の詳細構
成を示すものであり、例えば、ノードＮに “１”が記
憶され、ビット線ＢＬに比較データのＬＳＢ“１”が入
力された場合には、Ｎ−ＭＯＳトランジスタＴ２、Ｔ２
‘はオン状態で、かつ、Ｎ−ＭＯＳトランジスタＴ７が
オン状態のため、プリチャージ制御回路１３の片方の入
力ライン１９は“Ｈ”レベルの信号が付与されることに
なる。
【００１８】次に、この状態でプリチャージ信号線ＰＣ
および検索イネーブル線ＣＥを“Ｈ”レベルにすると、
マッチ線ＭＬはプリチャージ回路８によってプリチャー
ジされるとともに、Ｎ−ＭＯＳトランジスタＴ１、Ｔ４
がオン、Ｎ−ＭＯＳトランジスタＴ７はオフされる。こ
のため、ＬＳＢが一致している該エントリではマッチ線
ＭＬのプリチャージ後、ビット線ＢＬとマッチ線ＭＬは
導通状態となるが、ともに“Ｈ”レベルの電位であるた
めマッチ線は“Ｈ”レベルが保たれる。これとは逆にＬ
ＳＢが不一致の場合、例えば、ビット線ＢＬに比較デー
タのＬＳＢ“０”が入力される場合は、プリチャージ制
御回路１３の入力側の片方に接続される入力ライン１９
の電荷はビット線ＢＬによって引き抜かれて“Ｌ”レベ
ルになるので、プリチャージ信号ＰＣが“Ｈ”レベルに
なってもプリチャージ制御回路１３のＮＡＮＤ出力は
“Ｈ”レベルのままであり、プリチャージ回路８はマッ
チ線ＭＬをプリチャージできない。このように、ＬＳＢ
のビットデータが一致したエントリのみがマッチ線ＭＬ
のプリチャージが行われる。さらに、検索イネーブル線
ＣＥを“Ｈ”レベルにして、エントリ中の各ＣＡＭセル
7のビットデータを全て比較することで、仮想アドレス
が一致するエントリを検索することができる。
および検索イネーブル線ＣＥを“Ｈ”レベルにすると、
マッチ線ＭＬはプリチャージ回路８によってプリチャー
ジされるとともに、Ｎ−ＭＯＳトランジスタＴ１、Ｔ４
がオン、Ｎ−ＭＯＳトランジスタＴ７はオフされる。こ
のため、ＬＳＢが一致している該エントリではマッチ線
ＭＬのプリチャージ後、ビット線ＢＬとマッチ線ＭＬは
導通状態となるが、ともに“Ｈ”レベルの電位であるた
めマッチ線は“Ｈ”レベルが保たれる。これとは逆にＬ
ＳＢが不一致の場合、例えば、ビット線ＢＬに比較デー
タのＬＳＢ“０”が入力される場合は、プリチャージ制
御回路１３の入力側の片方に接続される入力ライン１９
の電荷はビット線ＢＬによって引き抜かれて“Ｌ”レベ
ルになるので、プリチャージ信号ＰＣが“Ｈ”レベルに
なってもプリチャージ制御回路１３のＮＡＮＤ出力は
“Ｈ”レベルのままであり、プリチャージ回路８はマッ
チ線ＭＬをプリチャージできない。このように、ＬＳＢ
のビットデータが一致したエントリのみがマッチ線ＭＬ
のプリチャージが行われる。さらに、検索イネーブル線
ＣＥを“Ｈ”レベルにして、エントリ中の各ＣＡＭセル
7のビットデータを全て比較することで、仮想アドレス
が一致するエントリを検索することができる。
【００１９】続いて、第１の実施形態と同様に、ＲＡＭ
イネーブル線１０を“Ｈ”レベルにすると、一致検出回
路９の出力によって検索動作で仮想アドレスの一致した
エントリのＲＡＭワード線ＷＬが“Ｈ”レベルに引き上
げられる。これによって、ＲＡＭセル１１に記憶された
データがビット線ＢＬ，／ＢＬに送出され、ＲＡＭデー
タ入出回路６のセンスアンプ回路１７から実アドレスが
読み出される。したがって、検索動作時において、ＬＳ
Ｂが一致するものはマッチ線ＭＬのプリチャージを行
い、不一致のものはプリチャージしないように制御され
るので、検索対象のエントリ数を減らし、無駄な充放電
を極力抑えることができる。よって、消費電力の低減を
図ることができると同時にディスチャージを減らしスイ
ッチングノイズを抑えることができる。 （第３の実施形態）次に、図５を参照して第３の実施形
態を説明する。前述の第２の実施形態は検索動作時にＣ
ＡＭセルを動作させるために検索イネーブル線を用いた
が、これに代えて図６および図７に示される第２のＣＡ
Ｍセル実施例（検索イネーブル線を使わない構成）に変
更したものであり、同様な検索動作が可能である。
イネーブル線１０を“Ｈ”レベルにすると、一致検出回
路９の出力によって検索動作で仮想アドレスの一致した
エントリのＲＡＭワード線ＷＬが“Ｈ”レベルに引き上
げられる。これによって、ＲＡＭセル１１に記憶された
データがビット線ＢＬ，／ＢＬに送出され、ＲＡＭデー
タ入出回路６のセンスアンプ回路１７から実アドレスが
読み出される。したがって、検索動作時において、ＬＳ
Ｂが一致するものはマッチ線ＭＬのプリチャージを行
い、不一致のものはプリチャージしないように制御され
るので、検索対象のエントリ数を減らし、無駄な充放電
を極力抑えることができる。よって、消費電力の低減を
図ることができると同時にディスチャージを減らしスイ
ッチングノイズを抑えることができる。 （第３の実施形態）次に、図５を参照して第３の実施形
態を説明する。前述の第２の実施形態は検索動作時にＣ
ＡＭセルを動作させるために検索イネーブル線を用いた
が、これに代えて図６および図７に示される第２のＣＡ
Ｍセル実施例（検索イネーブル線を使わない構成）に変
更したものであり、同様な検索動作が可能である。
【００２０】すなわち、図７のＣＡＭセル２０では、例
えば、ノードＮに“１”が記憶され、ビット線ＢＬには
比較データのＬＳＢ“１”が入力されていた場合は、Ｎ
−ＭＯＳトランジスタＴ１がオフとなり、プリチャージ
制御回路２１の片方（アクティブローの端子）に接続さ
れる入力ライン２２には“Ｌ”レベルとなる。そのた
め、他方の入力ライン２３へ“Ｈ”レベルのプリチャー
ジ信号ＰＣを送出するとプリチャージ制御回路２１の出
力は“Ｌ”レベルとなってプリチャージ回路８はマッチ
線を“Ｈ”レベルにプリチャージする。一方、これとは
逆に、ビット線ＢＬに比較データのＬＳＢ“０”が入力
されていた場合は、Ｎ−ＭＯＳトランジスタＴ１がオン
状態となって、Ｎ−ＭＯＳトランジスタＴ７をオンし、
マッチ線の電荷を引き抜き“Ｌ”レベルに固定する。こ
の状態で他方の入力ライン２３へ“Ｈ”レベルの出力が
プリチャージ信号線ＰＣから送出されても、もう一方の
入力ライン２２にはノードＮの“Ｈ”レベルが付与され
ているため、プリチャージ制御回路２１からは“Ｈ”レ
ベルしか出力されず、マッチ線ＭＬをプリチャージしな
いように制御される。このように、この図７に示すＣＡ
Ｍセル２０の構成にあっても、検索動作時に両データの
ＬＳＢを比較し、一致したエントリのみマッチ線のプリ
チャージが行われるとともに“Ｈ”レベル電位が保たれ
て検索動作が可能となる。そして、図６に示すＣＡＭセ
ル構成２４によりそのエントリ中の各ＣＡＭセル２４の
ビットデータを全て比較することで仮想アドレスが一致
するエントリを検索することができる。
えば、ノードＮに“１”が記憶され、ビット線ＢＬには
比較データのＬＳＢ“１”が入力されていた場合は、Ｎ
−ＭＯＳトランジスタＴ１がオフとなり、プリチャージ
制御回路２１の片方（アクティブローの端子）に接続さ
れる入力ライン２２には“Ｌ”レベルとなる。そのた
め、他方の入力ライン２３へ“Ｈ”レベルのプリチャー
ジ信号ＰＣを送出するとプリチャージ制御回路２１の出
力は“Ｌ”レベルとなってプリチャージ回路８はマッチ
線を“Ｈ”レベルにプリチャージする。一方、これとは
逆に、ビット線ＢＬに比較データのＬＳＢ“０”が入力
されていた場合は、Ｎ−ＭＯＳトランジスタＴ１がオン
状態となって、Ｎ−ＭＯＳトランジスタＴ７をオンし、
マッチ線の電荷を引き抜き“Ｌ”レベルに固定する。こ
の状態で他方の入力ライン２３へ“Ｈ”レベルの出力が
プリチャージ信号線ＰＣから送出されても、もう一方の
入力ライン２２にはノードＮの“Ｈ”レベルが付与され
ているため、プリチャージ制御回路２１からは“Ｈ”レ
ベルしか出力されず、マッチ線ＭＬをプリチャージしな
いように制御される。このように、この図７に示すＣＡ
Ｍセル２０の構成にあっても、検索動作時に両データの
ＬＳＢを比較し、一致したエントリのみマッチ線のプリ
チャージが行われるとともに“Ｈ”レベル電位が保たれ
て検索動作が可能となる。そして、図６に示すＣＡＭセ
ル構成２４によりそのエントリ中の各ＣＡＭセル２４の
ビットデータを全て比較することで仮想アドレスが一致
するエントリを検索することができる。
【００２１】したがって、この第３の実施形態において
も、第２の実施形態と同様の効果を得ることができる。
また、両データのＬＳＢを比較するＣＡＭセル構成を、
図８に示す第３のＣＡＭセル実施例（比較データ線Ｃ
Ｌ，／ＣＬを追加したもの）に変更しても実施可能であ
る。すなわち、連想記憶装置の全体構成図は省略する
が、図８は、比較データバッファ回路３に接続され、検
索動作時にＣＡＭセル２５へデータを供給する比較デー
タ線ＣＬ，／ＣＬと、データ書き込み時にＣＡＭセルへ
のデータを供給するビット線ＢＬ，／ＢＬとを兼用せず
に別々に設けた構成としたものである。この構成にあっ
ても、例えば、ノードＮに“１”が記憶され、比較デー
タ線ＣＬには比較データのＬＳＢ“１”が入力されてい
た場合は、Ｎ−ＭＯＳトランジスタＴ２、Ｔ８がオンし
て“Ｌ”レベルの電位がプリチャージ制御回路２１への
入力ライン２２に送出されるので、プリチャージ回路８
によってマッチ線ＭＬが“Ｈ”レベルにプリチャージさ
れる。また、これとは逆にＬＳＢが不一致の場合、例え
ば、比較データ線ＣＬにＬＳＢ“０”が入力される場合
は、Ｎ−ＭＯＳトランジスタＴ１、Ｔ４、Ｔ７がオンし
てマッチ線ＭＬの電位は“Ｌ”レベルに固定され、か
つ、“Ｈ”レベルの電位がプリチャージ制御回路２１へ
の入力ライン２２に付与されるので、プリチャージ回路
８によってマッチ線ＭＬがプリチャージされない。
も、第２の実施形態と同様の効果を得ることができる。
また、両データのＬＳＢを比較するＣＡＭセル構成を、
図８に示す第３のＣＡＭセル実施例（比較データ線Ｃ
Ｌ，／ＣＬを追加したもの）に変更しても実施可能であ
る。すなわち、連想記憶装置の全体構成図は省略する
が、図８は、比較データバッファ回路３に接続され、検
索動作時にＣＡＭセル２５へデータを供給する比較デー
タ線ＣＬ，／ＣＬと、データ書き込み時にＣＡＭセルへ
のデータを供給するビット線ＢＬ，／ＢＬとを兼用せず
に別々に設けた構成としたものである。この構成にあっ
ても、例えば、ノードＮに“１”が記憶され、比較デー
タ線ＣＬには比較データのＬＳＢ“１”が入力されてい
た場合は、Ｎ−ＭＯＳトランジスタＴ２、Ｔ８がオンし
て“Ｌ”レベルの電位がプリチャージ制御回路２１への
入力ライン２２に送出されるので、プリチャージ回路８
によってマッチ線ＭＬが“Ｈ”レベルにプリチャージさ
れる。また、これとは逆にＬＳＢが不一致の場合、例え
ば、比較データ線ＣＬにＬＳＢ“０”が入力される場合
は、Ｎ−ＭＯＳトランジスタＴ１、Ｔ４、Ｔ７がオンし
てマッチ線ＭＬの電位は“Ｌ”レベルに固定され、か
つ、“Ｈ”レベルの電位がプリチャージ制御回路２１へ
の入力ライン２２に付与されるので、プリチャージ回路
８によってマッチ線ＭＬがプリチャージされない。
【００２２】したがって、この図８のＣＡＭセル２５に
あっても、検索動作時に両データのＬＳＢ比較結果が一
致するものはマッチ線ＭＬのプリチャージを行い、不一
致のものはプリチャージしないように制御されるので、
検索対象のエントリ数を減らし、無駄な充放電を極力抑
えることができる。 （第４の実施形態）次に、図９を参照してValidビット
が有効か否かおよびＬＳＢ比較の両結果に基づいてマッ
チ線の制御を行う、第４の実施形態を説明する。この第
４の実施形態では、Validビット“１”で、かつ、ＬＳ
Ｂ比較結果が一致している場合の条件下では、ＣＡＭセ
ル１２の出力線２６およびＣＡＭセル１８の出力線２７
から“Ｈ”レベルの電位が出力される。これらの出力は
ＮＡＮＤ回路を構成するプリチャージ制御回路２８に入
力される。プリチャージ制御回路２８は、さらに“Ｈ”
レベルの出力がプリチャージ信号線ＰＣから付与される
と、ＮＡＮＤ論理によって“０”が出力され、プリチャ
ージ回路８はオン動作してマッチ線ＭＬがプリチャージ
される。ただし、これ以外の条件、例えば、Validビッ
トが有効な“１”であっても、ＬＳＢ比較結果が不一致
であるとマッチ線ＭＬがプリチャージされない。このよ
うに、検索動作時にエントリのＶａｌｉｄビットが有効
であり、かつ、両データのＬＳＢ比較結果が一致したエ
ントリのみマッチ線が“Ｈ”レベル電位に保たれて検索
動作が可能となり、併せて、図６に示すＣＡＭセル構成
２４によりそのエントリ中の各ＣＡＭセル２４のビット
データを全て比較することで一致する仮想アドレス（比
較データ）を検索することができる。
あっても、検索動作時に両データのＬＳＢ比較結果が一
致するものはマッチ線ＭＬのプリチャージを行い、不一
致のものはプリチャージしないように制御されるので、
検索対象のエントリ数を減らし、無駄な充放電を極力抑
えることができる。 （第４の実施形態）次に、図９を参照してValidビット
が有効か否かおよびＬＳＢ比較の両結果に基づいてマッ
チ線の制御を行う、第４の実施形態を説明する。この第
４の実施形態では、Validビット“１”で、かつ、ＬＳ
Ｂ比較結果が一致している場合の条件下では、ＣＡＭセ
ル１２の出力線２６およびＣＡＭセル１８の出力線２７
から“Ｈ”レベルの電位が出力される。これらの出力は
ＮＡＮＤ回路を構成するプリチャージ制御回路２８に入
力される。プリチャージ制御回路２８は、さらに“Ｈ”
レベルの出力がプリチャージ信号線ＰＣから付与される
と、ＮＡＮＤ論理によって“０”が出力され、プリチャ
ージ回路８はオン動作してマッチ線ＭＬがプリチャージ
される。ただし、これ以外の条件、例えば、Validビッ
トが有効な“１”であっても、ＬＳＢ比較結果が不一致
であるとマッチ線ＭＬがプリチャージされない。このよ
うに、検索動作時にエントリのＶａｌｉｄビットが有効
であり、かつ、両データのＬＳＢ比較結果が一致したエ
ントリのみマッチ線が“Ｈ”レベル電位に保たれて検索
動作が可能となり、併せて、図６に示すＣＡＭセル構成
２４によりそのエントリ中の各ＣＡＭセル２４のビット
データを全て比較することで一致する仮想アドレス（比
較データ）を検索することができる。
【００２３】続いて、第１又は第２の実施形態と同様
に、ＲＡＭイネーブル線１０を“Ｈ”レベルにすると、
検索動作で一致したエントリのＲＡＭワード線ＷＬが
“Ｈ”レベルに引き上げられて、ＲＡＭセル１１に記憶
されたデータがビット線ＢＬ，／ＢＬに送出され、ＲＡ
Ｍデータ入出回路６のセンスアンプ回路１７から実アド
レスが読み出される。したがって、検索動作に際して、
Validビットにより無効な（比較しない）エントリだけ
ではなく、さらにＬＳＢ比較を行い不一致のものはマッ
チ線ＭＬをプリチャージしないように制御するので、検
索対象エントリを大幅に減らして、無駄な充放電による
消費電力をさらに抑えることが可能となる。なお、上記
実施形態においては、ＴＬＢに適用した場合について説
明したが、これに限定されるものではなく、他の製品に
も適用可能である。例えば、キャッシュメモリに適用し
た場合では連想メモリにはタグやＶａｌｉｄビットなど
が保持され、コンテントメモリにはデータが保持される
ように構成すれば実施可能である。
に、ＲＡＭイネーブル線１０を“Ｈ”レベルにすると、
検索動作で一致したエントリのＲＡＭワード線ＷＬが
“Ｈ”レベルに引き上げられて、ＲＡＭセル１１に記憶
されたデータがビット線ＢＬ，／ＢＬに送出され、ＲＡ
Ｍデータ入出回路６のセンスアンプ回路１７から実アド
レスが読み出される。したがって、検索動作に際して、
Validビットにより無効な（比較しない）エントリだけ
ではなく、さらにＬＳＢ比較を行い不一致のものはマッ
チ線ＭＬをプリチャージしないように制御するので、検
索対象エントリを大幅に減らして、無駄な充放電による
消費電力をさらに抑えることが可能となる。なお、上記
実施形態においては、ＴＬＢに適用した場合について説
明したが、これに限定されるものではなく、他の製品に
も適用可能である。例えば、キャッシュメモリに適用し
た場合では連想メモリにはタグやＶａｌｉｄビットなど
が保持され、コンテントメモリにはデータが保持される
ように構成すれば実施可能である。
【００２４】
【発明の効果】以上説明したように本発明は、有効ビッ
トが無効なエントリあるいはＬＳＢを比較して不一致な
エントリに対してマッチ線をプリチャージしないように
制御するようにしたので、検索対象のエントリ数を減ら
し、無駄な充放電を抑えることができる。よって、連想
記憶装置に係る消費電力を低減すると同時にスイッチン
グノイズの低減を図ることができる。
トが無効なエントリあるいはＬＳＢを比較して不一致な
エントリに対してマッチ線をプリチャージしないように
制御するようにしたので、検索対象のエントリ数を減ら
し、無駄な充放電を抑えることができる。よって、連想
記憶装置に係る消費電力を低減すると同時にスイッチン
グノイズの低減を図ることができる。
【図１】 本発明の連想記憶装置に係る第１の実施形態
を示す全体の構成図である。
を示す全体の構成図である。
【図２】 図１中、Validビットが記憶保持される列に
配置されたＣＡＭセルの詳細な構成図である。
配置されたＣＡＭセルの詳細な構成図である。
【図３】 本発明の連想記憶装置に係る第２の実施形態
を示す全体の構成図である。
を示す全体の構成図である。
【図４】 図３中、ＬＳＢが記憶保持される列に配置さ
れたＣＡＭセルの詳細な構成図である。
れたＣＡＭセルの詳細な構成図である。
【図５】 本発明の連想記憶装置に係る第３の実施形態
を示す全体の構成図である。
を示す全体の構成図である。
【図６】 図５中、比較データが入力される列に配置さ
れた第２のＣＡＭセル実施例の詳細な構成図である。
れた第２のＣＡＭセル実施例の詳細な構成図である。
【図７】 図５中、ＬＳＢが記憶保持される列に配置さ
れた第２のＣＡＭセル実施例の詳細な構成図である。
れた第２のＣＡＭセル実施例の詳細な構成図である。
【図８】 図７の変形例としての第３のＣＡＭセル実施
例を示す構成図である。
例を示す構成図である。
【図９】 本発明の連想記憶装置に係る第４の実施形態
を示す全体の構成図である。
を示す全体の構成図である。
【図１０】 従来の連想記憶装置に係る全体の構成図で
ある。
ある。
【図１１】 図１０中に示されるＣＡＭセルの詳細な構
成図である。
成図である。
【図１２】 図１０中に示されるＲＡＭセルの詳細な構
成図である。
成図である。
ＢＬ，／ＢＬ…ビット線 ＣＥ…検索イネーブル線 ＭＬ0〜ＭＬｎ…マッチ線 ＰＣ…プリチャージ信号線 Ｔ１〜Ｔ９…Ｎ−ＭＯＳトランジスタ ＷＬ0〜ＷＬｎ…ワード線 １…ＣＡＭセルアレイ ２…ＲＡＭセルアレイ ３…比較データバッファ回路 ４…アドレスデコーダ ５…ＣＡＭデータ入出力回路 ６…ＲＡＭデータ入出力回路 ７、１２、１８、２０、２４、２５…ＣＡＭセル ８…プリチャージ回路 ９…一致検出回路 １０…ＲＡＭイネーブル線 １１…ＲＡＭセル
Claims (3)
- 【請求項１】 複数のビットからなる比較データを入力
して連想メモリの各エントリに記憶されているデータと
を検索照合する機能を有し、該比較データに対応するコ
ンテントを格納するコンテントメモリを備えた連想記憶
装置において、検索動作のとき、連想メモリのエントリ
内容が有効か否かを示すValidビットの内容に基づいて
該エントリにおけるマッチ線のプリチャージを制御する
ことを特徴とする連想記憶装置。 - 【請求項２】 複数のビットからなる比較データを入力
して連想メモリの各エントリに記憶されているデータと
を検索照合する機能を有し、該比較データに対応するコ
ンテントを格納するコンテントメモリを備えた連想記憶
装置において、検索動作のとき、連想メモリに入力され
る比較データの一部のビットデータを比較しその比較結
果に基づいて該エントリにおけるマッチ線のプリチャー
ジを制御することを特徴とする連想記憶装置。 - 【請求項３】 複数のビットからなる比較データを入力
して連想メモリの各エントリに記憶されているデータと
を検索照合する機能を有し、該比較データに対応するコ
ンテントを格納するコンテントメモリを備えた連想記憶
装置において、検索動作のとき、連想メモリのエントリ
内容が有効か否かを示すValidビットの内容と、連想メ
モリに入力される比較データの一部のビットデータを比
較しその比較結果との双方に基づいて該エントリにおけ
るマッチ線のプリチャージを制御することを特徴とする
連想記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35033799A JP2001167585A (ja) | 1999-12-09 | 1999-12-09 | 連想記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35033799A JP2001167585A (ja) | 1999-12-09 | 1999-12-09 | 連想記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001167585A true JP2001167585A (ja) | 2001-06-22 |
Family
ID=18409808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35033799A Pending JP2001167585A (ja) | 1999-12-09 | 1999-12-09 | 連想記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001167585A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003050819A1 (en) * | 2001-12-11 | 2003-06-19 | Memcall L.L.C. | Power saving cam |
| JP2009545839A (ja) * | 2006-08-04 | 2009-12-24 | クゥアルコム・インコーポレイテッド | 連想メモリ内の電力消費を減少させるための方法と装置 |
| WO2011027501A1 (ja) * | 2009-09-02 | 2011-03-10 | パナソニック株式会社 | 半導体記憶装置 |
| JP2013537680A (ja) * | 2010-08-24 | 2013-10-03 | クアルコム，インコーポレイテッド | 連想メモリの電力使用量を低減するシステムおよび方法 |
| WO2015041369A1 (en) * | 2013-09-20 | 2015-03-26 | Kabushiki Kaisha Toshiba | Memory system |
| EP3410439A1 (en) | 2017-05-30 | 2018-12-05 | Renesas Electronics Corporation | Content addressable memory |
| KR102081664B1 (ko) * | 2018-08-21 | 2020-02-26 | 강원대학교산학협력단 | 터너리 컨텐트 어드레서블 메모리 |
-
1999
- 1999-12-09 JP JP35033799A patent/JP2001167585A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003050819A1 (en) * | 2001-12-11 | 2003-06-19 | Memcall L.L.C. | Power saving cam |
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| US8154900B2 (en) | 2006-08-04 | 2012-04-10 | Qualcomm Incorporated | Method and apparatus for reducing power consumption in a content addressable memory |
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| JP2013537680A (ja) * | 2010-08-24 | 2013-10-03 | クアルコム，インコーポレイテッド | 連想メモリの電力使用量を低減するシステムおよび方法 |
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| WO2015041369A1 (en) * | 2013-09-20 | 2015-03-26 | Kabushiki Kaisha Toshiba | Memory system |
| JP2015060616A (ja) * | 2013-09-20 | 2015-03-30 | 株式会社東芝 | メモリシステム |
| US9570181B2 (en) | 2013-09-20 | 2017-02-14 | Kabushiki Kaisha Toshiba | Memory system |
| EP3410439A1 (en) | 2017-05-30 | 2018-12-05 | Renesas Electronics Corporation | Content addressable memory |
| KR20180131404A (ko) | 2017-05-30 | 2018-12-10 | 르네사스 일렉트로닉스 가부시키가이샤 | 내용 참조 메모리 |
| US10629264B2 (en) | 2017-05-30 | 2020-04-21 | Renesas Electronics Corporation | Content addressable memory |
| KR102081664B1 (ko) * | 2018-08-21 | 2020-02-26 | 강원대학교산학협력단 | 터너리 컨텐트 어드레서블 메모리 |
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| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050606 |