JPH10134584A - 連想メモリ - Google Patents
連想メモリInfo
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- JPH10134584A JPH10134584A JP8289703A JP28970396A JPH10134584A JP H10134584 A JPH10134584 A JP H10134584A JP 8289703 A JP8289703 A JP 8289703A JP 28970396 A JP28970396 A JP 28970396A JP H10134584 A JPH10134584 A JP H10134584A
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- Japan
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- match
- word
- associative memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
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- Static Random-Access Memory (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】 複数のワード情報の順次出力を少ない回路規
模で実現する。 【解決手段】 ＬＤ端子に“Ｈ”を入力すると、検索デ
ータに一致するデータ列が記憶されているワードのＨＩ
Ｔフラグセル４には“１”が書き込まれ、不一致ワード
のセル４には“０”が書き込まれる。複数分離選択回路
５のＰＣ＊端子に“Ｌ”を入力する。各ワードに対応す
るＨＩＴ端子の出力は“Ｈ”になる。複数分離選択回路
５の端子ＰＣ＊に“Ｈ”を入力するとＦＬＧ信号が
“１”でＦＬＧ＊信号が“０”であるワードのうち最も
アドレス値が小さいワードに対応するＨＩＴ出力のみが
“Ｈ”となり、残りのワードに対応するＨＩＴ出力は
“Ｌ”となり、一致するデータを有するアドレスが判定
される。ＨＩＴ出力によってこのワードのＨＩＴフラグ
４セルがリセットされ、次にアドレスの小さなワードが
検索される。
模で実現する。 【解決手段】 ＬＤ端子に“Ｈ”を入力すると、検索デ
ータに一致するデータ列が記憶されているワードのＨＩ
Ｔフラグセル４には“１”が書き込まれ、不一致ワード
のセル４には“０”が書き込まれる。複数分離選択回路
５のＰＣ＊端子に“Ｌ”を入力する。各ワードに対応す
るＨＩＴ端子の出力は“Ｈ”になる。複数分離選択回路
５の端子ＰＣ＊に“Ｈ”を入力するとＦＬＧ信号が
“１”でＦＬＧ＊信号が“０”であるワードのうち最も
アドレス値が小さいワードに対応するＨＩＴ出力のみが
“Ｈ”となり、残りのワードに対応するＨＩＴ出力は
“Ｌ”となり、一致するデータを有するアドレスが判定
される。ＨＩＴ出力によってこのワードのＨＩＴフラグ
４セルがリセットされ、次にアドレスの小さなワードが
検索される。
Description
【０００１】
【発明の属する技術分野】本発明は、情報処理装置、通
信装置等に使用される連想メモリ（ＣＡＭ：Content Ad
dressable Memory）に関するものである。
信装置等に使用される連想メモリ（ＣＡＭ：Content Ad
dressable Memory）に関するものである。
【０００２】
【従来の技術】連想メモリは、データ列を入力してそれ
に一致する（ＨＩＴ）又は類似するデータ列がメモリ内
にあるか否かを検出し、一致したデータ列が記憶されて
いるアドレスを出力することができるメモリである。
に一致する（ＨＩＴ）又は類似するデータ列がメモリ内
にあるか否かを検出し、一致したデータ列が記憶されて
いるアドレスを出力することができるメモリである。
【０００３】このような機能を持たせるために連想メモ
リに用いられる連想メモリセルは、図２に示す構成例の
ように、通常のＳＲＡＭセルに照合用トランジスタを加
えた構成になっている。
リに用いられる連想メモリセルは、図２に示す構成例の
ように、通常のＳＲＡＭセルに照合用トランジスタを加
えた構成になっている。
【０００４】互いの入力と出力が接続されたインバータ
Ｘ１、Ｘ２及びＮＭＯＳトランジスタＭ１、Ｍ２でＣＭ
ＯＳ型のＳＲＡＭセルＳを構成している。このＳＲＡＭ
セルＳ内の記憶情報とビット線対ＢＬ，ＢＬ＊に入力さ
れたデータの照合をＮＭＯＳトランジスタＭ３、Ｍ４及
びＭ５によって行なう。
Ｘ１、Ｘ２及びＮＭＯＳトランジスタＭ１、Ｍ２でＣＭ
ＯＳ型のＳＲＡＭセルＳを構成している。このＳＲＡＭ
セルＳ内の記憶情報とビット線対ＢＬ，ＢＬ＊に入力さ
れたデータの照合をＮＭＯＳトランジスタＭ３、Ｍ４及
びＭ５によって行なう。
【０００５】以下に基本的動作について述べる。メモリ
セルにデータを書き込むときの動作は、通常の６トラン
ジスタのＣＭＯＳ型のＳＲＡＭと基本的に同じであり、
ワードラインＷＬによって、ＮＭＯＳトランジスタＭ１
及びＭ２をオン状態にしておき、ビット線対ＢＬ及びＢ
Ｌ＊にＢＬ＝“Ｈ”、ＢＬ＊＝“Ｌ”を入力すると、Ｓ
ＲＡＭセルＳの右側が“Ｈ”、左側が“Ｌ”に設定さ
れ、この値はビット線対ＢＬ，ＢＬ＊がともに“Ｌ”に
され、ＮＭＯＳトランジスタＭ１及びＭ２がオフ状態に
なっても保持される。この状態を記憶データ“１”と定
義する。ＢＬ＝“Ｌ”及びＢＬ＊＝“Ｈ”の場合は、逆
のデータが保持される。この状態を記憶データ“０”と
定義する。
セルにデータを書き込むときの動作は、通常の６トラン
ジスタのＣＭＯＳ型のＳＲＡＭと基本的に同じであり、
ワードラインＷＬによって、ＮＭＯＳトランジスタＭ１
及びＭ２をオン状態にしておき、ビット線対ＢＬ及びＢ
Ｌ＊にＢＬ＝“Ｈ”、ＢＬ＊＝“Ｌ”を入力すると、Ｓ
ＲＡＭセルＳの右側が“Ｈ”、左側が“Ｌ”に設定さ
れ、この値はビット線対ＢＬ，ＢＬ＊がともに“Ｌ”に
され、ＮＭＯＳトランジスタＭ１及びＭ２がオフ状態に
なっても保持される。この状態を記憶データ“１”と定
義する。ＢＬ＝“Ｌ”及びＢＬ＊＝“Ｈ”の場合は、逆
のデータが保持される。この状態を記憶データ“０”と
定義する。
【０００６】次に、検索照合動作について説明する。全
てのワード線ＷＬを“Ｌ”レベルに設定し、マッチ線Ｍ
Ｌを“Ｈ”に設定して、検索対象のビット線対ＢＬ及び
ＢＬ＊にデータを入力する。検索対象外のビット線対Ｂ
Ｌ及びＢＬ＊はマスクのためにともに“Ｌ”に保つ。
てのワード線ＷＬを“Ｌ”レベルに設定し、マッチ線Ｍ
Ｌを“Ｈ”に設定して、検索対象のビット線対ＢＬ及び
ＢＬ＊にデータを入力する。検索対象外のビット線対Ｂ
Ｌ及びＢＬ＊はマスクのためにともに“Ｌ”に保つ。
【０００７】検索するビットで、もしＳＲＡＭセルＳ内
の記憶データとビット線対に入力されたデータが不一致
であるとき、例えば、記憶データが“１”であるとき
は、ＳＲＡＭセルＳの右側が“Ｈ”であるのでＮＭＯＳ
トランジスタＭ４のゲートは“Ｈ”となり、ＮＭＯＳト
ランジスタＭ４がオンする。このとき、不一致データは
“０”であるので、ビット線対ＢＬ及びＢＬ＊に入力さ
れるデータはＢＬ＝“Ｌ”、ＢＬ＊＝“Ｈ”となり、Ｎ
ＭＯＳトランジスタＭ５のゲートにはＮＭＯＳトランジ
スタＭ４を介してビットラインＢＬ＊の電位“Ｈ”が供
給され、ＮＭＯＳトランジスタＭ５がオンし、ＮＭＯＳ
トランジスタＭ５を介してマッチ線ＭＬの電位が引き落
とされる。
の記憶データとビット線対に入力されたデータが不一致
であるとき、例えば、記憶データが“１”であるとき
は、ＳＲＡＭセルＳの右側が“Ｈ”であるのでＮＭＯＳ
トランジスタＭ４のゲートは“Ｈ”となり、ＮＭＯＳト
ランジスタＭ４がオンする。このとき、不一致データは
“０”であるので、ビット線対ＢＬ及びＢＬ＊に入力さ
れるデータはＢＬ＝“Ｌ”、ＢＬ＊＝“Ｈ”となり、Ｎ
ＭＯＳトランジスタＭ５のゲートにはＮＭＯＳトランジ
スタＭ４を介してビットラインＢＬ＊の電位“Ｈ”が供
給され、ＮＭＯＳトランジスタＭ５がオンし、ＮＭＯＳ
トランジスタＭ５を介してマッチ線ＭＬの電位が引き落
とされる。
【０００８】一方、記憶データが“０”であれば、不一
致データは“１”であるので、ビット線対ＢＬ及びＢＬ
＊に入力されるデータはＢＬ＝“Ｈ”、ＢＬ＊＝“Ｌ”
となり、ＳＲＡＭセルＳの左側が“Ｈ”であるのでＮＭ
ＯＳトランジスタＭ３のゲートは“Ｈ”となり、ＮＭＯ
ＳトランジスタＭ３がオンする。ＮＭＯＳトランジスタ
Ｍ５のゲートにはＮＭＯＳトランジスタＭ３を介してビ
ットラインＢＬの電位“Ｈ”が供給され、ＮＭＯＳトラ
ンジスタＭ５がオンし、ＮＭＯＳトランジスタＭ５を介
してマッチ線ＭＬの電位が引き落とされる。
致データは“１”であるので、ビット線対ＢＬ及びＢＬ
＊に入力されるデータはＢＬ＝“Ｈ”、ＢＬ＊＝“Ｌ”
となり、ＳＲＡＭセルＳの左側が“Ｈ”であるのでＮＭ
ＯＳトランジスタＭ３のゲートは“Ｈ”となり、ＮＭＯ
ＳトランジスタＭ３がオンする。ＮＭＯＳトランジスタ
Ｍ５のゲートにはＮＭＯＳトランジスタＭ３を介してビ
ットラインＢＬの電位“Ｈ”が供給され、ＮＭＯＳトラ
ンジスタＭ５がオンし、ＮＭＯＳトランジスタＭ５を介
してマッチ線ＭＬの電位が引き落とされる。
【０００９】これに対して、ＳＲＡＭセルＳ内の記憶デ
ータとビット線対に入力されたデータが一致するとき
は、ＮＭＯＳトランジスタＭ３又はＭ４のゲートに
“Ｈ”が供給される側のＮＭＯＳトランジスタのソース
電位は常に“Ｌ”となり、このＮＭＯＳトランジスタは
オンできない。従って、ＮＭＯＳトランジスタＭ５はオ
フしたままになり、マッチ線ＭＬの電位が引き落とされ
ることがなく、マッチ線ＭＬの電位は“Ｈ”に保たれ
る。
ータとビット線対に入力されたデータが一致するとき
は、ＮＭＯＳトランジスタＭ３又はＭ４のゲートに
“Ｈ”が供給される側のＮＭＯＳトランジスタのソース
電位は常に“Ｌ”となり、このＮＭＯＳトランジスタは
オンできない。従って、ＮＭＯＳトランジスタＭ５はオ
フしたままになり、マッチ線ＭＬの電位が引き落とされ
ることがなく、マッチ線ＭＬの電位は“Ｈ”に保たれ
る。
【００１０】一方、非検索ビットについてはビット線対
ＢＬ及びＢＬ＊が共に“Ｌ”であるので、ＮＭＯＳトラ
ンジスタＭ３、ＮＭＯＳトランジスタＭ４のいずれのゲ
ートに“Ｈ”が供給されても、そのソース側が常に
“Ｌ”になり、ＮＭＯＳトランジスタＭ５がオンになる
ことはない。従って、マッチ線ＭＬの電位が引き落とさ
れることはない。
ＢＬ及びＢＬ＊が共に“Ｌ”であるので、ＮＭＯＳトラ
ンジスタＭ３、ＮＭＯＳトランジスタＭ４のいずれのゲ
ートに“Ｈ”が供給されても、そのソース側が常に
“Ｌ”になり、ＮＭＯＳトランジスタＭ５がオンになる
ことはない。従って、マッチ線ＭＬの電位が引き落とさ
れることはない。
【００１１】マッチ線は同じワードの全てのビットの連
想メモリセルに同様に接続されているので、記憶データ
列と入力したデータ列についてマスクされていない全て
のビットが一致した場合のみ、マッチ線が“Ｈ”に保た
れることになる。
想メモリセルに同様に接続されているので、記憶データ
列と入力したデータ列についてマスクされていない全て
のビットが一致した場合のみ、マッチ線が“Ｈ”に保た
れることになる。
【００１２】連想メモリの制御回路には、連想メモリの
適用されるシステムの要求に応じて種々の機能が付加さ
れる。例えば、電子情報通信学会技術研究報告、１９８
３年、ＳＳＤ８５４−７８，Ｐ４５〜５２「４ｋｂＣＭ
ＯＳ連想メモリＬＳＩ」に記載された例がある。
適用されるシステムの要求に応じて種々の機能が付加さ
れる。例えば、電子情報通信学会技術研究報告、１９８
３年、ＳＳＤ８５４−７８，Ｐ４５〜５２「４ｋｂＣＭ
ＯＳ連想メモリＬＳＩ」に記載された例がある。
【００１３】図３は、この文献に記載された連想メモリ
ＬＳＩの基本構成図である。この連想メモリでは、検索
結果処理回路及び選択信号を格納するレジスタ、選択さ
れた複数のワードから一つを選択する複数選択分離回路
等を備え、一致をみた複数個のワード情報を順次出力す
る等の機能が実現されている。この複数個のワード内の
データについて一致をみた場合に、それらのワード情報
を順次出力する機能は連想メモリを情報処理分野で適用
した場合に特に必要性が高い。
ＬＳＩの基本構成図である。この連想メモリでは、検索
結果処理回路及び選択信号を格納するレジスタ、選択さ
れた複数のワードから一つを選択する複数選択分離回路
等を備え、一致をみた複数個のワード情報を順次出力す
る等の機能が実現されている。この複数個のワード内の
データについて一致をみた場合に、それらのワード情報
を順次出力する機能は連想メモリを情報処理分野で適用
した場合に特に必要性が高い。
【００１４】
【発明が解決しようとする課題】しかしながら、複数個
のワード情報を順次出力するために必要となる複数選択
分離回路は、全ワードからのマッチ線を入力としなけれ
ばならず、基本的な論理回路で構成した場合、その論理
深度はワード線に比例して増大し、動作速度が劣化する
と共に、回路面積の増大を招く。
のワード情報を順次出力するために必要となる複数選択
分離回路は、全ワードからのマッチ線を入力としなけれ
ばならず、基本的な論理回路で構成した場合、その論理
深度はワード線に比例して増大し、動作速度が劣化する
と共に、回路面積の増大を招く。
【００１５】前記文献では、図４のような複数選択分離
回路を使用し、論理深度の削減、及び高速化を図ってい
るが、１２８ワード用の分離回路で２１段の論理深度を
要しており、より多ワードの連想メモリについて、高速
動作が可能な回路を構成するのは困難である。図４
（Ａ）は複数選択分離回路の全体構成を示し、図４
（Ｂ）は図４（Ａ）中の複数選択分離回路小ブロックの
構成を示し、図４（Ｃ）は図４（Ａ）中の先見制御回路
の構成を示している。
回路を使用し、論理深度の削減、及び高速化を図ってい
るが、１２８ワード用の分離回路で２１段の論理深度を
要しており、より多ワードの連想メモリについて、高速
動作が可能な回路を構成するのは困難である。図４
（Ａ）は複数選択分離回路の全体構成を示し、図４
（Ｂ）は図４（Ａ）中の複数選択分離回路小ブロックの
構成を示し、図４（Ｃ）は図４（Ａ）中の先見制御回路
の構成を示している。
【００１６】そのため、連想メモリにおいて、複数のワ
ード情報の順次出力を少ない回路規模で実現することが
求められている。
ード情報の順次出力を少ない回路規模で実現することが
求められている。
【００１７】また、連想メモリにおいて、多ワード構成
にした場合にも高速動作が可能な連想メモリが求められ
ている。
にした場合にも高速動作が可能な連想メモリが求められ
ている。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に本発明の連想メモリでは、複数のビット線対及び複数
のワード線によってマトリクス状にアドレス付けされた
複数のメモリセルを備え、記憶されたデータとビット線
対に供給されたデータの一致を判定し、一致判定信号を
複数のワード線に対応して設けられた複数のマッチ線に
出力する連想メモリセル群を備える。さらに本発明の連
想メモリでは複数のマッチ線のそれぞれに接続され、マ
ッチ線に出力される検知信号を記憶するとともに外部か
らのリセット信号によって記憶内容をリセットする複数
の記憶手段とを有する。
に本発明の連想メモリでは、複数のビット線対及び複数
のワード線によってマトリクス状にアドレス付けされた
複数のメモリセルを備え、記憶されたデータとビット線
対に供給されたデータの一致を判定し、一致判定信号を
複数のワード線に対応して設けられた複数のマッチ線に
出力する連想メモリセル群を備える。さらに本発明の連
想メモリでは複数のマッチ線のそれぞれに接続され、マ
ッチ線に出力される検知信号を記憶するとともに外部か
らのリセット信号によって記憶内容をリセットする複数
の記憶手段とを有する。
【００１９】記憶手段に記憶された連想メモリセル群で
の一致判定結果を順次走査して一致を示す一致判定信号
が記憶された記憶手段を順次選択することにより一致デ
ータを記憶するアドレスを検出することができる。
の一致判定結果を順次走査して一致を示す一致判定信号
が記憶された記憶手段を順次選択することにより一致デ
ータを記憶するアドレスを検出することができる。
【００２０】また、本発明の連想メモリではこの順次走
査を行うために、複数の記憶手段に接続され、一致を示
す一致判定信号が記憶された記憶手段を順次選択すると
ともに選択済みの記憶手段にリセット信号を供給する選
択手段を備える。この選択手段により記憶手段が順次リ
セットされていくので特別のアドレス供給回路を設けな
くとも順次走査が自動的に行える。
査を行うために、複数の記憶手段に接続され、一致を示
す一致判定信号が記憶された記憶手段を順次選択すると
ともに選択済みの記憶手段にリセット信号を供給する選
択手段を備える。この選択手段により記憶手段が順次リ
セットされていくので特別のアドレス供給回路を設けな
くとも順次走査が自動的に行える。
【００２１】また、本発明の連想メモリでは、複数の記
憶手段に、複数の記憶手段に一致を示す一致判定信号が
記憶された記憶手段を少なくとも１つの有するか否かに
応じて選択手段への出力を制御する手段を有する。これ
によりより高速に一致データの存在するアドレスを検索
できる。
憶手段に、複数の記憶手段に一致を示す一致判定信号が
記憶された記憶手段を少なくとも１つの有するか否かに
応じて選択手段への出力を制御する手段を有する。これ
によりより高速に一致データの存在するアドレスを検索
できる。
【００２２】
（Ａ）第１の実施形態 以下、本発明による連想メモリの第１の実施形態を、図
面を参照しながら詳述する。ここで、図１は、第１の実
施形態の連想メモリの全体構成を示すブロック図であ
る。
面を参照しながら詳述する。ここで、図１は、第１の実
施形態の連想メモリの全体構成を示すブロック図であ
る。
【００２３】この連想メモリは、マトリクス状に配置さ
れた複数の連想メモリセルブロック１と検出回路ブロッ
ク２を備える。連想メモリセルブロック１は、（ｍ＋
１）ワード×（ｎ＋１）ビットのメモリ構成になってお
り、上述した図２に示す連想メモリセルが（ｍ＋１）×
（ｎ＋１）のマトリクス状に配置され、（ｍ＋１）本の
ワード線ＷＬ及びマッチ線ＭＬと、（ｎ＋１）対のビッ
ト線対（ＢＬ、ＢＬ＊）によって、各連想メモリセルが
選択できるように構成されている。
れた複数の連想メモリセルブロック１と検出回路ブロッ
ク２を備える。連想メモリセルブロック１は、（ｍ＋
１）ワード×（ｎ＋１）ビットのメモリ構成になってお
り、上述した図２に示す連想メモリセルが（ｍ＋１）×
（ｎ＋１）のマトリクス状に配置され、（ｍ＋１）本の
ワード線ＷＬ及びマッチ線ＭＬと、（ｎ＋１）対のビッ
ト線対（ＢＬ、ＢＬ＊）によって、各連想メモリセルが
選択できるように構成されている。
【００２４】検出回路ブロック２は、連想メモリセルブ
ロック１の各マッチ線からの信号の相補信号を生成する
ためのインバータ回路段３、連想メモリセルブロック１
の各マッチ線から供給される信号を一時的に保持するＨ
ＩＴフラグセル４、複数選択分離回路５及びエンコード
回路６を備えている。
ロック１の各マッチ線からの信号の相補信号を生成する
ためのインバータ回路段３、連想メモリセルブロック１
の各マッチ線から供給される信号を一時的に保持するＨ
ＩＴフラグセル４、複数選択分離回路５及びエンコード
回路６を備えている。
【００２５】なお、図１においては省略されているが、
実施には各ワードのマッチ線ＭＬをチャージアップする
手段が必要となる。
実施には各ワードのマッチ線ＭＬをチャージアップする
手段が必要となる。
【００２６】ＨＩＴフラグセル４は、図５に示す構造を
有し、２個のインバータＸ３及びＸ４と、２個のＮＭＯ
ＳトランジスタＭ６及びＭ７とからなるＣＭＯＳ型ＳＲ
ＡＭセルにマッチ線ＭＬから供給されるデータを記憶す
る。インバータ回路段３によってＮＭＯＳトランジスタ
Ｍ６にはマッチ線ＭＬの信号がそのまま、ＮＭＯＳトラ
ンジスタＭ７にはマッチ線ＭＬの信号の反転信号が入力
される。書き込み信号ＬＤが“Ｈ”になると、ＮＭＯＳ
トランジスタＭ６及びＭ７がオンし、このとき、各ワー
ドのマッチ線に出力された電位がインバータＸ３及びＸ
４のＳＲＡＭセルに書き込まれる。ＨＩＴフラグセル４
は、出力端子として、その記憶データの相補出力を出力
するＦＬＧ端子及びＦＬＧ＊端子を備える。ＨＩＴフラ
グセル４からのデータのリセットは、インバータＸ３及
びＸ４のＳＲＡＭセルに接続されたＮＭＯＳトランジス
タＭ８及びＭ９によって制御される。ＮＭＯＳトランジ
スタＭ８のゲート端に供給されるＨＩＴ信号、ＮＭＯＳ
トランジスタＭ９のゲート端に供給されるＣＬＲ信号が
共に“Ｈ”のときに、インバータＸ３及びＸ４のＳＲＡ
Ｍセルが短絡され、インバータＸ３及びＸ４のＳＲＡＭ
セルから電位が引き落とされて記憶データがクリア（値
“０”）になる。
有し、２個のインバータＸ３及びＸ４と、２個のＮＭＯ
ＳトランジスタＭ６及びＭ７とからなるＣＭＯＳ型ＳＲ
ＡＭセルにマッチ線ＭＬから供給されるデータを記憶す
る。インバータ回路段３によってＮＭＯＳトランジスタ
Ｍ６にはマッチ線ＭＬの信号がそのまま、ＮＭＯＳトラ
ンジスタＭ７にはマッチ線ＭＬの信号の反転信号が入力
される。書き込み信号ＬＤが“Ｈ”になると、ＮＭＯＳ
トランジスタＭ６及びＭ７がオンし、このとき、各ワー
ドのマッチ線に出力された電位がインバータＸ３及びＸ
４のＳＲＡＭセルに書き込まれる。ＨＩＴフラグセル４
は、出力端子として、その記憶データの相補出力を出力
するＦＬＧ端子及びＦＬＧ＊端子を備える。ＨＩＴフラ
グセル４からのデータのリセットは、インバータＸ３及
びＸ４のＳＲＡＭセルに接続されたＮＭＯＳトランジス
タＭ８及びＭ９によって制御される。ＮＭＯＳトランジ
スタＭ８のゲート端に供給されるＨＩＴ信号、ＮＭＯＳ
トランジスタＭ９のゲート端に供給されるＣＬＲ信号が
共に“Ｈ”のときに、インバータＸ３及びＸ４のＳＲＡ
Ｍセルが短絡され、インバータＸ３及びＸ４のＳＲＡＭ
セルから電位が引き落とされて記憶データがクリア（値
“０”）になる。
【００２７】なお、ＮＭＯＳトランジスタＭ９及びＣＬ
Ｒ端子は必ずしも全てのＨＩＴフラグセルに設ける必要
はなく、全てのＨＩＴフラグセルのＮＭＯＳトランジス
タＭ８のドレインを共通接続し、この線とグランドの間
に１つだけＮＭＯＳトランジスタのスイッチを設け、こ
のトランジスタのゲート端子をＣＬＲ端子としても良
い。
Ｒ端子は必ずしも全てのＨＩＴフラグセルに設ける必要
はなく、全てのＨＩＴフラグセルのＮＭＯＳトランジス
タＭ８のドレインを共通接続し、この線とグランドの間
に１つだけＮＭＯＳトランジスタのスイッチを設け、こ
のトランジスタのゲート端子をＣＬＲ端子としても良
い。
【００２８】複数選択分離回路５は、各ワード毎に備え
られたＨＩＴフラグセル４の出力端子であるＦＬＧ端子
及びＦＬＧ＊端子がそれぞれ接続され、ＦＬＧ信号が
“１”、ＦＬＧ＊信号が“０”であるワードの中の一つ
のワードを選択し、選択されたワードに対応するＨＩＴ
端子から“Ｈ”を出力する。複数選択分離回路５の各Ｈ
ＩＴ端子は、対応するＨＩＴフラグセル４のＮＭＯＳト
ランジスタＭ８のゲート端に接続されており、このＨＩ
Ｔ端子からの信号“Ｈ”が供給されると、ＮＭＯＳトラ
ンジスタＭ８がオンする。
られたＨＩＴフラグセル４の出力端子であるＦＬＧ端子
及びＦＬＧ＊端子がそれぞれ接続され、ＦＬＧ信号が
“１”、ＦＬＧ＊信号が“０”であるワードの中の一つ
のワードを選択し、選択されたワードに対応するＨＩＴ
端子から“Ｈ”を出力する。複数選択分離回路５の各Ｈ
ＩＴ端子は、対応するＨＩＴフラグセル４のＮＭＯＳト
ランジスタＭ８のゲート端に接続されており、このＨＩ
Ｔ端子からの信号“Ｈ”が供給されると、ＮＭＯＳトラ
ンジスタＭ８がオンする。
【００２９】図６は、この複数選択分離回路５の基本構
成図であり、説明の簡単化のために４ワード分のみを示
している。
成図であり、説明の簡単化のために４ワード分のみを示
している。
【００３０】４対のＮＭＯＳトランジスタ対（４１、４
１’）、（４２、４２’）、（４３、４３’）、（４
４、４４’）と、ＮＭＯＳトランジスタ対（４１、４
１’）及びグランドを結ぶＮＭＯＳトランジスタ４０
と、５個のＰＭＯＳトランジスタ５１、５２、５３、５
４、５５、並びに、ＨＩＴ信号出力用の５個のインバー
タ４５、４６、４７、４８、４９を備える。
１’）、（４２、４２’）、（４３、４３’）、（４
４、４４’）と、ＮＭＯＳトランジスタ対（４１、４
１’）及びグランドを結ぶＮＭＯＳトランジスタ４０
と、５個のＰＭＯＳトランジスタ５１、５２、５３、５
４、５５、並びに、ＨＩＴ信号出力用の５個のインバー
タ４５、４６、４７、４８、４９を備える。
【００３１】各ＮＭＯＳトランジスタ対の各ゲート端子
には対応するワードのＨＩＴフラグセルからＦＬＧ信号
及びＦＬＧ＊信号が供給されている。
には対応するワードのＨＩＴフラグセルからＦＬＧ信号
及びＦＬＧ＊信号が供給されている。
【００３２】プリチャージ信号の反転信号ＰＣ＊信号と
して“Ｌ”が入力されると、ＰＭＯＳトランジスタ５
１、５２、５３、５４及び５５はオンし、ＮＭＯＳトラ
ンジスタ４０はオフするので、インバータ４５、４６、
４７、４８及び４９の入力端子に接続される各ノードは
“Ｈ”にチャージアップされる。
して“Ｌ”が入力されると、ＰＭＯＳトランジスタ５
１、５２、５３、５４及び５５はオンし、ＮＭＯＳトラ
ンジスタ４０はオフするので、インバータ４５、４６、
４７、４８及び４９の入力端子に接続される各ノードは
“Ｈ”にチャージアップされる。
【００３３】次に、プリチャージ信号の反転信号ＰＣ＊
信号を“Ｈ”にすると、ＦＬＧ信号が“１”でＦＬＧ＊
信号が“０”のワードのうち最もアドレス値の小さなワ
ードに対応する出力端子のみが“Ｈ”を出力する。例え
ば、ワード０とワード３が共に“１”、ワード２とワー
ド４が共に“０”の場合には、ＮＭＯＳトランジスタ４
０がＰＣ＊信号によってオンし、ＮＭＯＳトランジスタ
４１がＦＬＧ０信号“１”によってオンするので、ワー
ド０に対応するインバータ４８の入力端子の電位が引き
落とされ、インバータ４８は“Ｈ”を出力する。ワード
３についてみると、ＮＭＯＳトランジスタ４４がＦＬＧ
３信号“１”によってオンしているが、ＮＭＯＳトラン
ジスタ４４のドレイン側に接続されたトランジスタのう
ちＮＭＯＳトランジスタ４３’及び４２’はＦＬＧ２＊
信号“１”及びＦＬＧ１＊信号“１”によってオンして
いるが、ＮＭＯＳトランジスタ４１’がＦＬＧ０＊信号
“０”によってオフしたままであり、ワード３に対応す
るインバータ４７の入力端子の電位が引き落とされるこ
とはなく、インバータ４７は“Ｌ”を出力する。また。
ワード０〜３の全てがＦＬＧ信号が“１”でＦＬＧ＊信
号が“０”の場合にはキャリー０としてインバータ４９
が“Ｈ”を出力する。
信号を“Ｈ”にすると、ＦＬＧ信号が“１”でＦＬＧ＊
信号が“０”のワードのうち最もアドレス値の小さなワ
ードに対応する出力端子のみが“Ｈ”を出力する。例え
ば、ワード０とワード３が共に“１”、ワード２とワー
ド４が共に“０”の場合には、ＮＭＯＳトランジスタ４
０がＰＣ＊信号によってオンし、ＮＭＯＳトランジスタ
４１がＦＬＧ０信号“１”によってオンするので、ワー
ド０に対応するインバータ４８の入力端子の電位が引き
落とされ、インバータ４８は“Ｈ”を出力する。ワード
３についてみると、ＮＭＯＳトランジスタ４４がＦＬＧ
３信号“１”によってオンしているが、ＮＭＯＳトラン
ジスタ４４のドレイン側に接続されたトランジスタのう
ちＮＭＯＳトランジスタ４３’及び４２’はＦＬＧ２＊
信号“１”及びＦＬＧ１＊信号“１”によってオンして
いるが、ＮＭＯＳトランジスタ４１’がＦＬＧ０＊信号
“０”によってオフしたままであり、ワード３に対応す
るインバータ４７の入力端子の電位が引き落とされるこ
とはなく、インバータ４７は“Ｌ”を出力する。また。
ワード０〜３の全てがＦＬＧ信号が“１”でＦＬＧ＊信
号が“０”の場合にはキャリー０としてインバータ４９
が“Ｈ”を出力する。
【００３４】図６の回路では、１ワード当たりに必要と
する素子数が、ＮＭＯＳトランジスタ対と、１個のプリ
チャージ用のＰＭＯＳトランジスタと、１個のインバー
タとで済み、ダイナミック回路構成にできるので高速動
作が可能であり、より多ワードの構成にも適応可能であ
る。
する素子数が、ＮＭＯＳトランジスタ対と、１個のプリ
チャージ用のＰＭＯＳトランジスタと、１個のインバー
タとで済み、ダイナミック回路構成にできるので高速動
作が可能であり、より多ワードの構成にも適応可能であ
る。
【００３５】次に、図１に示す全体構成を有する第１の
実施形態の連想メモリの動作を説明する。
実施形態の連想メモリの動作を説明する。
【００３６】まず、マッチ線ＭＬを不図示のチャージア
ップ回路によって“Ｈ”にチャージアップした後、ビッ
ト線対ＢＬ及びＢＬ＊にデータを入力し、検索を行なう
場合について説明する。
ップ回路によって“Ｈ”にチャージアップした後、ビッ
ト線対ＢＬ及びＢＬ＊にデータを入力し、検索を行なう
場合について説明する。
【００３７】連想メモリセルは従来例で説明した図２に
示す連想メモリセルと同一の構成を持つている。検索は
まず、全てのワード線ＷＬを“Ｌ”レベルに設定し、マ
ッチ線ＭＬを“Ｈ”に設定して、検索対象のビット線対
ＢＬ及びＢＬ＊にデータを入力する。検索対象外のビッ
ト線対ＢＬ及びＢＬ＊はマスクのためにともに“Ｌ”に
保つ。
示す連想メモリセルと同一の構成を持つている。検索は
まず、全てのワード線ＷＬを“Ｌ”レベルに設定し、マ
ッチ線ＭＬを“Ｈ”に設定して、検索対象のビット線対
ＢＬ及びＢＬ＊にデータを入力する。検索対象外のビッ
ト線対ＢＬ及びＢＬ＊はマスクのためにともに“Ｌ”に
保つ。
【００３８】検索するビットで、もしＳＲＡＭセルＳ内
の記憶データとビット線対に入力されたデータが不一致
であるとき、例えば、記憶データが“１”であるとき
は、ＳＲＡＭセルＳの右側が“Ｈ”であるので、ＮＭＯ
ＳトランジスタＭ４のゲートは“Ｈ”となり、ＮＭＯＳ
トランジスタＭ４がオンする。このとき、不一致データ
は“０”であるので、ビット線対ＢＬ及びＢＬ＊に入力
されるデータはＢＬ＝“Ｌ”、ＢＬ＊＝“Ｈ”となり、
ＮＭＯＳトランジスタＭ５のゲートにはＮＭＯＳトラン
ジスタＭ４を介してビットラインＢＬ＊の電位“Ｈ”が
供給され、ＮＭＯＳトランジスタＭ５がオンし、ＮＭＯ
ＳトランジスタＭ５を介してマッチ線ＭＬの電位が引き
落とされる。
の記憶データとビット線対に入力されたデータが不一致
であるとき、例えば、記憶データが“１”であるとき
は、ＳＲＡＭセルＳの右側が“Ｈ”であるので、ＮＭＯ
ＳトランジスタＭ４のゲートは“Ｈ”となり、ＮＭＯＳ
トランジスタＭ４がオンする。このとき、不一致データ
は“０”であるので、ビット線対ＢＬ及びＢＬ＊に入力
されるデータはＢＬ＝“Ｌ”、ＢＬ＊＝“Ｈ”となり、
ＮＭＯＳトランジスタＭ５のゲートにはＮＭＯＳトラン
ジスタＭ４を介してビットラインＢＬ＊の電位“Ｈ”が
供給され、ＮＭＯＳトランジスタＭ５がオンし、ＮＭＯ
ＳトランジスタＭ５を介してマッチ線ＭＬの電位が引き
落とされる。
【００３９】一方、記憶データが“０”であれば不一致
データは“１”であるので、ビット線対ＢＬ及びＢＬ＊
に入力されるデータはＢＬ＝“Ｈ”、ＢＬ＊＝“Ｌ”と
なり、ＳＲＡＭセルＳの左側が“Ｈ”であるので、ＮＭ
ＯＳトランジスタＭ３のゲートは“Ｈ”となり、ＮＭＯ
ＳトランジスタＭ３がオンする。ＮＭＯＳトランジスタ
Ｍ５のゲートにはＮＭＯＳトランジスタＭ３を介してビ
ットラインＢＬの電位“Ｈ”が供給され、ＮＭＯＳトラ
ンジスタＭ５がオンし、ＮＭＯＳトランジスタＭ５を介
してマッチ線ＭＬの電位が引き落とされる。
データは“１”であるので、ビット線対ＢＬ及びＢＬ＊
に入力されるデータはＢＬ＝“Ｈ”、ＢＬ＊＝“Ｌ”と
なり、ＳＲＡＭセルＳの左側が“Ｈ”であるので、ＮＭ
ＯＳトランジスタＭ３のゲートは“Ｈ”となり、ＮＭＯ
ＳトランジスタＭ３がオンする。ＮＭＯＳトランジスタ
Ｍ５のゲートにはＮＭＯＳトランジスタＭ３を介してビ
ットラインＢＬの電位“Ｈ”が供給され、ＮＭＯＳトラ
ンジスタＭ５がオンし、ＮＭＯＳトランジスタＭ５を介
してマッチ線ＭＬの電位が引き落とされる。
【００４０】これに対して、ＳＲＡＭセルＳ内の記憶デ
ータとビット線対に入力されたデータが一致するとき
は、ＮＭＯＳトランジスタＭ３又はＭ４のゲートに
“Ｈ”が供給される側のＮＭＯＳトランジスタのソース
電位は常に“Ｌ”となり、このＮＭＯＳトランジスタは
オンできない。従って、ＮＭＯＳトランジスタＭ５はオ
フしたままになり、マッチ線ＭＬの電位が引き落とされ
ることがなく、マッチ線ＭＬの電位は“Ｈ”に保たれ
る。
ータとビット線対に入力されたデータが一致するとき
は、ＮＭＯＳトランジスタＭ３又はＭ４のゲートに
“Ｈ”が供給される側のＮＭＯＳトランジスタのソース
電位は常に“Ｌ”となり、このＮＭＯＳトランジスタは
オンできない。従って、ＮＭＯＳトランジスタＭ５はオ
フしたままになり、マッチ線ＭＬの電位が引き落とされ
ることがなく、マッチ線ＭＬの電位は“Ｈ”に保たれ
る。
【００４１】一方、非検索ビットについては、ビット線
対ＢＬ及びＢＬ＊が共に“Ｌ”であるので、ＮＭＯＳト
ランジスタＭ３及びＮＭＯＳトランジスタＭ４のいずれ
のゲートに“Ｈ”が供給されても、そのソース側が常に
“Ｌ”になり、ＮＭＯＳトランジスタＭ５がオンになる
ことはない。従って、マッチ線ＭＬの電位が引き落とさ
れることはない。マッチ線は、同じワードの全てのビッ
トの連想メモリセルに同様に接続されているので、記憶
データ列と入力したデータ列についてマスクされていな
い全てのビットが一致した場合のみ、マッチ線が“Ｈ”
に保たれることになる。
対ＢＬ及びＢＬ＊が共に“Ｌ”であるので、ＮＭＯＳト
ランジスタＭ３及びＮＭＯＳトランジスタＭ４のいずれ
のゲートに“Ｈ”が供給されても、そのソース側が常に
“Ｌ”になり、ＮＭＯＳトランジスタＭ５がオンになる
ことはない。従って、マッチ線ＭＬの電位が引き落とさ
れることはない。マッチ線は、同じワードの全てのビッ
トの連想メモリセルに同様に接続されているので、記憶
データ列と入力したデータ列についてマスクされていな
い全てのビットが一致した場合のみ、マッチ線が“Ｈ”
に保たれることになる。
【００４２】次に、ＨＩＴフラグセルのＬＤ端子に
“Ｈ”を入力する。すると、検索データに一致するデー
タ列が記憶されているワードのＨＩＴフラグセル４には
“１”が書き込まれ、一致しないデータが記憶されてい
るワードのＨＩＴフラグセル４には“０”が書き込まれ
る。また同時に、複数分離選択回路５のＰＣ＊端子に
“Ｌ”を入力する。このとき、各ワードに対応するＨＩ
Ｔ端子の出力は“Ｈ”になり、リセットされる。つづい
て複数分離選択回路５のプリチャージ端子ＰＣ＊に
“Ｈ”を入力すると、図６での説明のように、ＦＬＧ信
号が“１”でＦＬＧ＊信号が“０”であるワードのうち
最もアドレス値が小さいワードに対応するＨＩＴ出力の
みが“Ｈ”となり、残りのワードに対応するＨＩＴ出力
は“Ｌ”となる。以上で一致するデータを有するアドレ
スが判定される。必要に応じて、この出力は図１のエン
コード回路６によってエンコードされ、２進のアドレス
値として出力される。
“Ｈ”を入力する。すると、検索データに一致するデー
タ列が記憶されているワードのＨＩＴフラグセル４には
“１”が書き込まれ、一致しないデータが記憶されてい
るワードのＨＩＴフラグセル４には“０”が書き込まれ
る。また同時に、複数分離選択回路５のＰＣ＊端子に
“Ｌ”を入力する。このとき、各ワードに対応するＨＩ
Ｔ端子の出力は“Ｈ”になり、リセットされる。つづい
て複数分離選択回路５のプリチャージ端子ＰＣ＊に
“Ｈ”を入力すると、図６での説明のように、ＦＬＧ信
号が“１”でＦＬＧ＊信号が“０”であるワードのうち
最もアドレス値が小さいワードに対応するＨＩＴ出力の
みが“Ｈ”となり、残りのワードに対応するＨＩＴ出力
は“Ｌ”となる。以上で一致するデータを有するアドレ
スが判定される。必要に応じて、この出力は図１のエン
コード回路６によってエンコードされ、２進のアドレス
値として出力される。
【００４３】次に、ＨＩＴフラグセル４のクリア端子Ｃ
ＬＲに“Ｈ”を入力する。すると既に選択され、アドレ
スが検出されたワードの複数分離選択回路５のＨＩＴ出
力は“Ｈ”になっているので、対応するＨＩＴフラグセ
ルの図５に示すＮＭＯＳトランジスタＭ８がオンしてお
り、ＮＭＯＳトランジスタＭ９がクリア端子ＣＬＲに入
力された“Ｈ”をによってオンし、このＨＩＴフラグセ
ルがリセットされる。複数分離選択回路５は引き続きＦ
ＬＧ信号が“１”でＦＬＧ＊信号が“０”であるワード
のうちアドレス値が次に小さいワードに対する検出を行
なう。先ほどの図６を用いた例を用いて説明すると、ワ
ード０に対する検出によってインバータ４８の出力する
ＨＩＴ出力によってワード０に対するＨＩＴフラグセル
がリセットされ、ＦＬＧ０信号が“１”から“０”に変
わり、次に、ＦＬＧ信号が“１”でＦＬＧ＊信号が
“０”であるワードの中で最もアドレスの小さなワー
ド、すなわちワード３が検出される。具体的にはＦＬＧ
０＊信号が“０”から“１”に変化し、ＮＭＯＳトラン
ジスタ４１’がオンするので、ＮＭＯＳトランジスタ４
１’、４２’、４３’及び４４がオンし、インバータ４
７の出力するＨＩＴ出力が“Ｈ”に変わり、ワード３が
検出される。
ＬＲに“Ｈ”を入力する。すると既に選択され、アドレ
スが検出されたワードの複数分離選択回路５のＨＩＴ出
力は“Ｈ”になっているので、対応するＨＩＴフラグセ
ルの図５に示すＮＭＯＳトランジスタＭ８がオンしてお
り、ＮＭＯＳトランジスタＭ９がクリア端子ＣＬＲに入
力された“Ｈ”をによってオンし、このＨＩＴフラグセ
ルがリセットされる。複数分離選択回路５は引き続きＦ
ＬＧ信号が“１”でＦＬＧ＊信号が“０”であるワード
のうちアドレス値が次に小さいワードに対する検出を行
なう。先ほどの図６を用いた例を用いて説明すると、ワ
ード０に対する検出によってインバータ４８の出力する
ＨＩＴ出力によってワード０に対するＨＩＴフラグセル
がリセットされ、ＦＬＧ０信号が“１”から“０”に変
わり、次に、ＦＬＧ信号が“１”でＦＬＧ＊信号が
“０”であるワードの中で最もアドレスの小さなワー
ド、すなわちワード３が検出される。具体的にはＦＬＧ
０＊信号が“０”から“１”に変化し、ＮＭＯＳトラン
ジスタ４１’がオンするので、ＮＭＯＳトランジスタ４
１’、４２’、４３’及び４４がオンし、インバータ４
７の出力するＨＩＴ出力が“Ｈ”に変わり、ワード３が
検出される。
【００４４】図１の回路に加え、ＨＩＴフラグセルの出
力もしくは選択回路の出力を入力とし、全てのワードが
“０”であること（出力すべきワード情報がないこと）
を検出する回路を設け、この回路が出力すべきワード情
報があることを検出している間だけ、上述した動作を繰
り返すことにより、検索データに一致するデータ列が記
憶されているワードの情報を順次出力することができ
る。
力もしくは選択回路の出力を入力とし、全てのワードが
“０”であること（出力すべきワード情報がないこと）
を検出する回路を設け、この回路が出力すべきワード情
報があることを検出している間だけ、上述した動作を繰
り返すことにより、検索データに一致するデータ列が記
憶されているワードの情報を順次出力することができ
る。
【００４５】図６の例では４ワードについて述べたが、
もっと多くのワードがある場合にも、検索データに一致
するワードが存在する間、上述した動作を繰り返すこと
により、アドレスの小さい方から順次検索データに一致
するワードを検索することができる。なお、ＨＩＴフラ
グセルの出力もしくは選択回路の出力を入力とし、全て
のワードが“０”であることを検出する回路はダイナミ
ックＮＯＲ回路により容易に構成できる。
もっと多くのワードがある場合にも、検索データに一致
するワードが存在する間、上述した動作を繰り返すこと
により、アドレスの小さい方から順次検索データに一致
するワードを検索することができる。なお、ＨＩＴフラ
グセルの出力もしくは選択回路の出力を入力とし、全て
のワードが“０”であることを検出する回路はダイナミ
ックＮＯＲ回路により容易に構成できる。
【００４６】以上のように、第１の実施形態によれば、
複数の一致したワードから１ワードを選択する動作、及
び出力すべきワード情報の有無を検出する動作をダイナ
ミック回路で実現していることにより、多ワードの連想
メモリにおいても高速動作が可能である。
複数の一致したワードから１ワードを選択する動作、及
び出力すべきワード情報の有無を検出する動作をダイナ
ミック回路で実現していることにより、多ワードの連想
メモリにおいても高速動作が可能である。
【００４７】また、ＨＩＴフラグセル４は、その一部に
連想メモリと共通の回路構成（ＳＲＡＭＳセル等）を持
ち、かつ、素子数がより少ないため連想メモリセルと一
体でレイアウトすることが容易である。また、複数選択
分離回路５も、１ワード当たり、ＮＭＯＳトランジスタ
対と、プリチャージ用ＰＭＯＳ１個と、インバータ１個
という少ない素子数で構成でき、小さい回路面積で実現
できる。
連想メモリと共通の回路構成（ＳＲＡＭＳセル等）を持
ち、かつ、素子数がより少ないため連想メモリセルと一
体でレイアウトすることが容易である。また、複数選択
分離回路５も、１ワード当たり、ＮＭＯＳトランジスタ
対と、プリチャージ用ＰＭＯＳ１個と、インバータ１個
という少ない素子数で構成でき、小さい回路面積で実現
できる。
【００４８】（Ｂ）第２の実施形態 次に、本発明による連想メモリの第２の実施形態を図面
を参照しながら説明する。ここで、図７は、第２の実施
形態の連想メモリの全体構成を示すブロック図であり、
図１との同一、対応部分には同一、対応符号を付して示
している。
を参照しながら説明する。ここで、図７は、第２の実施
形態の連想メモリの全体構成を示すブロック図であり、
図１との同一、対応部分には同一、対応符号を付して示
している。
【００４９】第１の実施形態の連想メモリと同様に、こ
の第２の実施形態の連想メモリは、マトリクス状に配置
された複数の連想メモリセルブロック１と、検出回路ブ
ロック２とを備える。
の第２の実施形態の連想メモリは、マトリクス状に配置
された複数の連想メモリセルブロック１と、検出回路ブ
ロック２とを備える。
【００５０】連想メモリセルブロック１は、第１の実施
形態と同じである。検出回路ブロック２は、連想メモリ
セルブロック１の各マッチ線からの信号の相補信号を生
成するためのインバータ回路段３、連想メモリセルブロ
ック１の各マッチ線から供給される信号を一時的に保持
するＨＩＴフラグセル４’、複数選択分離回路５、エン
コード回路６を備える。このように、第１の実施形態の
連想メモリと、第２の実施形態とでは、ＨＩＴフラグセ
ル（４と４’）が異なるのみで、他は同一の構成となっ
ている。従って、以下、ＨＩＴフラグセル４’について
のみ説明するが、他は第１の実施形態の説明を参照する
ことで理解できる。
形態と同じである。検出回路ブロック２は、連想メモリ
セルブロック１の各マッチ線からの信号の相補信号を生
成するためのインバータ回路段３、連想メモリセルブロ
ック１の各マッチ線から供給される信号を一時的に保持
するＨＩＴフラグセル４’、複数選択分離回路５、エン
コード回路６を備える。このように、第１の実施形態の
連想メモリと、第２の実施形態とでは、ＨＩＴフラグセ
ル（４と４’）が異なるのみで、他は同一の構成となっ
ている。従って、以下、ＨＩＴフラグセル４’について
のみ説明するが、他は第１の実施形態の説明を参照する
ことで理解できる。
【００５１】ＨＩＴフラグセル４’には、ＮＯＨＩＴ線
と、ＮＯＨＩＴ線へのチャージアップを制御するＮＯＨ
ＩＴ ＤＥＴ線が接続されている。なお、図７において
は省略されているが、実施には各ワードのマッチ線ＭＬ
及びＮＯＨＩＴ線をチャージアップする手段が必要とな
る。
と、ＮＯＨＩＴ線へのチャージアップを制御するＮＯＨ
ＩＴ ＤＥＴ線が接続されている。なお、図７において
は省略されているが、実施には各ワードのマッチ線ＭＬ
及びＮＯＨＩＴ線をチャージアップする手段が必要とな
る。
【００５２】ＨＩＴフラグセル４’の具体的構成を図８
に示す。ＨＩＴフラグセル４と同等のＳＲＡＭセルに新
たに２個のＮＭＯＳトランジスタＭ１０及びＭ１１が接
続されている。
に示す。ＨＩＴフラグセル４と同等のＳＲＡＭセルに新
たに２個のＮＭＯＳトランジスタＭ１０及びＭ１１が接
続されている。
【００５３】ＮＭＯＳトランジスタＭ１０のゲートには
ＳＲＡＭセルの正相側の信号が入力されるように設定さ
れている。ＮＭＯＳトランジスタＭ１０のソースにはＮ
ＯＨＩＴ信号線が接続され、ＮＭＯＳトランジスタＭ１
１のゲートにがＮＯＨＩＴＤＥＴ信号線が接続されてい
る。なお、このＮＭＯＳトランジスタＭ１１とＮＯＨＩ
Ｔ ＤＥＴ信号線を全てのＨＩＴフラグセル４’に備え
る必要はなく、全てのＨＩＴフラグセルのＮＭＯＳトラ
ンジスタＭ１０のドレインを共通接続し、この線とグラ
ンド間に１つだけ接続したＮＭＯＳトランジスタのゲー
トをＮＯＨＩＴ ＤＥＴ信号線に接続しても良い。
ＳＲＡＭセルの正相側の信号が入力されるように設定さ
れている。ＮＭＯＳトランジスタＭ１０のソースにはＮ
ＯＨＩＴ信号線が接続され、ＮＭＯＳトランジスタＭ１
１のゲートにがＮＯＨＩＴＤＥＴ信号線が接続されてい
る。なお、このＮＭＯＳトランジスタＭ１１とＮＯＨＩ
Ｔ ＤＥＴ信号線を全てのＨＩＴフラグセル４’に備え
る必要はなく、全てのＨＩＴフラグセルのＮＭＯＳトラ
ンジスタＭ１０のドレインを共通接続し、この線とグラ
ンド間に１つだけ接続したＮＭＯＳトランジスタのゲー
トをＮＯＨＩＴ ＤＥＴ信号線に接続しても良い。
【００５４】検索及び検索結果をＨＩＴフラグセル４’
に書き込む動作は、第１の実施形態の回路と同様であ
る。また、複数選択分離回路５の動作も、第１の実施形
態の回路と同様である。
に書き込む動作は、第１の実施形態の回路と同様であ
る。また、複数選択分離回路５の動作も、第１の実施形
態の回路と同様である。
【００５５】この連想メモリでＨＩＴフラグセル４’に
マッチ線ＭＬの値を書き込むと同時に、又は、ＨＩＴフ
ラグセル４’にマッチ線ＭＬの値を書き込んだ後に、Ｎ
ＯＨＩＴ ＤＥＴ信号線に“Ｌ”を供給すると共に、Ｎ
ＯＨＩＴ信号線をチャージアップし、ＮＯＨＩＴ ＤＥ
Ｔ信号線に“Ｈ”を供給してチャージアップを解除す
る。このとき、全ワードのＨＩＴフラグセル４’のうち
“１”が書き込まれているセルが１つでもあればＮＯＨ
ＩＴ信号線の電位が“Ｌ”に引き落とされる。従って、
ＮＯＨＩＴ信号線の電位が“Ｌ”である期間だけ、第１
の実施形態の回路と同様の複数選択分離回路５の動作を
行なうことができる。
マッチ線ＭＬの値を書き込むと同時に、又は、ＨＩＴフ
ラグセル４’にマッチ線ＭＬの値を書き込んだ後に、Ｎ
ＯＨＩＴ ＤＥＴ信号線に“Ｌ”を供給すると共に、Ｎ
ＯＨＩＴ信号線をチャージアップし、ＮＯＨＩＴ ＤＥ
Ｔ信号線に“Ｈ”を供給してチャージアップを解除す
る。このとき、全ワードのＨＩＴフラグセル４’のうち
“１”が書き込まれているセルが１つでもあればＮＯＨ
ＩＴ信号線の電位が“Ｌ”に引き落とされる。従って、
ＮＯＨＩＴ信号線の電位が“Ｌ”である期間だけ、第１
の実施形態の回路と同様の複数選択分離回路５の動作を
行なうことができる。
【００５６】第１の実施形態ではＨＩＴフラグセルの出
力もしくは選択回路の出力を入力とし、全てのワードが
“０”であることを検出する回路が必要であったが、こ
の第２の実施形態の回路では、出力すべきワード情報が
ないことをＨＩＴフラグセルに２個のＮＭＯＳトランジ
スタを付加しただけの簡単な回路で検出できる。ＮＯＨ
ＩＴ信号線の電位が“Ｈ”の場合には、ＨＩＴフラグセ
ル４’の全てのワードが“０”であり、出力すべきワー
ド情報がないことになるので、以後の複数選択分離回路
５の動作を行なわせる必要がない。この検出に必要な回
路はＨＩＴフラグセル４に付加した２つのＮＭＯＳトラ
ンジスタＭ１０及びＭ１１だけであり、より小さな回路
面積で実現できる。
力もしくは選択回路の出力を入力とし、全てのワードが
“０”であることを検出する回路が必要であったが、こ
の第２の実施形態の回路では、出力すべきワード情報が
ないことをＨＩＴフラグセルに２個のＮＭＯＳトランジ
スタを付加しただけの簡単な回路で検出できる。ＮＯＨ
ＩＴ信号線の電位が“Ｈ”の場合には、ＨＩＴフラグセ
ル４’の全てのワードが“０”であり、出力すべきワー
ド情報がないことになるので、以後の複数選択分離回路
５の動作を行なわせる必要がない。この検出に必要な回
路はＨＩＴフラグセル４に付加した２つのＮＭＯＳトラ
ンジスタＭ１０及びＭ１１だけであり、より小さな回路
面積で実現できる。
【００５７】（Ｃ）他の実施形態 上記各実施形態においては、主としてＮＭＯＳトランジ
スタで各部を構成したものを示したが、ＰＭＯＳトラン
ジスタを主に用いて連想メモリを構成しても良い。ま
た、他のトランジスタ素子（ユニポーラトランジスタだ
けでなく、バイポーラトランジスタ）によって連想メモ
リを構成しても良い。
スタで各部を構成したものを示したが、ＰＭＯＳトラン
ジスタを主に用いて連想メモリを構成しても良い。ま
た、他のトランジスタ素子（ユニポーラトランジスタだ
けでなく、バイポーラトランジスタ）によって連想メモ
リを構成しても良い。
【００５８】
【発明の効果】以上のように、本発明によれば、複数の
ワード情報の順次出力を少ない回路規模で実現すること
ができ、また、多ワード構成の場合にも高速動作が可能
な連想メモリを実現することができる。
ワード情報の順次出力を少ない回路規模で実現すること
ができ、また、多ワード構成の場合にも高速動作が可能
な連想メモリを実現することができる。
【図１】第１の実施形態の連想メモリの構成を示す回路
ブロック図である。
ブロック図である。
【図２】連想メモリセルの構成を示す回路図である。
【図３】従来の連想メモリの構成を示す回路ブロック図
である。
である。
【図４】従来の連想メモリに用いられる複数選択分離回
路の構成を示す回路ブロック図である。
路の構成を示す回路ブロック図である。
【図５】第１の実施形態のＨＩＴフラグセル４の構成を
示す回路図である。
示す回路図である。
【図６】第１の実施形態の複数選択分離回路５の構成を
示す回路図である。
示す回路図である。
【図７】第２の実施形態の連想メモリの構成を示す回路
ブロック図である。
ブロック図である。
【図８】第２の実施形態のＨＩＴフラグセル４’の構成
を示す回路図である。
を示す回路図である。
１…連想メモリブロック、２…検出回路ブロック、３…
インバータ段、４、４’…ＨＩＴフラグセル、５…複数
選択分離回路、ＭＬ…マッチ線、ＷＬ…ワード線、ＢＬ
…ビット線、ＦＬＧ…ＦＬＧ信号。
インバータ段、４、４’…ＨＩＴフラグセル、５…複数
選択分離回路、ＭＬ…マッチ線、ＷＬ…ワード線、ＢＬ
…ビット線、ＦＬＧ…ＦＬＧ信号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宇山 雄治 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内
Claims (6)
- 【請求項１】 複数のビット線対及び複数のワード線に
よってマトリクス状にアドレス付けされた複数のメモリ
セルを備え、前記メモリセルに記憶されたデータと前記
ビット線対に供給されたデータの一致を判定し、一致判
定信号を前記複数のワード線に対応して設けられた複数
のマッチ線に出力する連想メモリセル群と、 前記複数のマッチ線のそれぞれに接続され、前記マッチ
線に出力される前記検知信号を記憶するとともに外部か
らのリセット信号によって記憶内容をリセットする複数
の記憶手段とを備えたことを特徴とする連想メモリ。 - 【請求項２】 前記複数の記憶手段に接続され、一致を
示す一致判定信号が記憶された記憶手段を順次選択する
とともに選択済みの記憶手段に前記リセット信号を供給
する選択手段をさらに備えたことを特徴とする請求項１
に記載の連想メモリ。 - 【請求項３】 前記複数の記憶手段は、前記複数の記憶
手段に一致を示す一致判定信号が記憶された記憶手段を
少なくとも１つ有するか否かに応じて前記選択手段への
出力を制御する制御部を有することを特徴とする請求項
２に記載の連想メモリ。 - 【請求項４】 前記複数の記憶手段は、一致を示す一致
判定信号の相補出力を、前記選択手段へ出力することを
特徴とする請求項２又は３に記載の連想メモリ。 - 【請求項５】 前記選択手段の出力を、２進コードに変
換するエンコーダを備えることを特徴とする請求項２〜
４のいずれかに記載の連想メモリ。 - 【請求項６】 複数のビット線対及び複数のワード線に
よってマトリクス状にアドレス付けされた複数のメモリ
セルを備え、前記メモリセルに記憶されたデータと前記
ビット線対に供給されたデータの一致を判定し、一致判
定信号を前記複数のワード線に対応して設けられた複数
のマッチ線に出力する連想メモリセル群と、前記連想メ
モリセル群のそれぞれのワードに対応して設けられ、各
ワードのマッチ線の情報を記憶し、記憶内容を相補信号
のヒットフラグ信号として出力する複数のヒットフラグ
レジスタと、 前記複数のヒットフラグレジスタから一致を示すヒット
フラグ信号を出力するヒットフラグレジスタを順次選択
するとともに選択済みの前記ヒットフラグレジスタにリ
セット信号を供給する選択手段とを設けたことを特徴と
する連想メモリ。
Priority Applications (2)
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|---|---|---|---|
| JP28970396A JP3437045B2 (ja) | 1996-10-31 | 1996-10-31 | 連想メモリ |
| US08/958,402 US5905668A (en) | 1996-10-31 | 1997-10-29 | Content addressable memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28970396A JP3437045B2 (ja) | 1996-10-31 | 1996-10-31 | 連想メモリ |
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| Publication Number | Publication Date |
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| JPH10134584A true JPH10134584A (ja) | 1998-05-22 |
| JP3437045B2 JP3437045B2 (ja) | 2003-08-18 |
Family
ID=17746666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28970396A Expired - Fee Related JP3437045B2 (ja) | 1996-10-31 | 1996-10-31 | 連想メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5905668A (ja) |
| JP (1) | JP3437045B2 (ja) |
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-
1996
- 1996-10-31 JP JP28970396A patent/JP3437045B2/ja not_active Expired - Fee Related
-
1997
- 1997-10-29 US US08/958,402 patent/US5905668A/en not_active Expired - Lifetime
Also Published As
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