JPH0421997A - 連想記憶回路 - Google Patents
連想記憶回路Info
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- JPH0421997A JPH0421997A JP12575390A JP12575390A JPH0421997A JP H0421997 A JPH0421997 A JP H0421997A JP 12575390 A JP12575390 A JP 12575390A JP 12575390 A JP12575390 A JP 12575390A JP H0421997 A JPH0421997 A JP H0421997A
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- 230000000295 complement effect Effects 0.000 abstract description 6
- 230000000052 comparative effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000000470 constituent Substances 0.000 description 2
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- 230000006870 function Effects 0.000 description 2
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- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は記憶回路に関し、特に連想記憶回路に関する。
連想記憶回路は、通常の記憶回路が番地を指定してデー
タの読み出し、書き込みを行うのに対し、データ（語）
を入力し同−或いは類似の語が存在するか否かの結果等
を出力するものであり、ＣＡＭ （Ｃｏｎｔｅｎｔ Ａ
ｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）とも呼ばれてい
る。
タの読み出し、書き込みを行うのに対し、データ（語）
を入力し同−或いは類似の語が存在するか否かの結果等
を出力するものであり、ＣＡＭ （Ｃｏｎｔｅｎｔ Ａ
ｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）とも呼ばれてい
る。
ところで、従来のこの種の連想記憶回路では、記憶され
ている語と入力した語との比較動作でその一部を比較対
象としない場合すなわち語の一部の比較動作を抑制する
場合、比較を行う詔を連想記憶回路に入力する際にその
一部をマスクするよ゛うにしていた。
ている語と入力した語との比較動作でその一部を比較対
象としない場合すなわち語の一部の比較動作を抑制する
場合、比較を行う詔を連想記憶回路に入力する際にその
一部をマスクするよ゛うにしていた。
手性したようムこ従来の連想記憶回路においても、連想
語の一部の比較動作を抑制することは可能であったが、
その為には入力語に対してその指定を行って入力語の一
部をマスクする必要があり、連想記検回路に登録してお
く語に対して語の一部の比較抑制を指定しておくことは
できなかった。
語の一部の比較動作を抑制することは可能であったが、
その為には入力語に対してその指定を行って入力語の一
部をマスクする必要があり、連想記検回路に登録してお
く語に対して語の一部の比較抑制を指定しておくことは
できなかった。
なお、比較動作の抑制を行う語の部分毎に連想記憶回路
を別々に設け、それらから出力されるヒツト情報の論理
演算を行う構成によれば、登録語に対してその一部の比
較抑制の指定が可能となる。
を別々に設け、それらから出力されるヒツト情報の論理
演算を行う構成によれば、登録語に対してその一部の比
較抑制の指定が可能となる。
即ち、例えば第３図に示すように、語を構成するビット
のうち比較抑制を行う部分を格納するための連想記憶回
路３０１と、比較抑制を行わない部分を格納する連想記
憶回路３０２と、連想記憶回路３０１の出力のマスク情
報を格納し連想記憶回路３０２の出力でアクセスされる
メモリ３０３と、連想記憶回路３０１，３０２およびメ
モリ３０３の出力を入力して演算を行い最終的な一致・
不一致を決定する論理演算回路３０４とで構成するもの
である。しかしながら、このような回路では、特別な論
理演算回路３０４を必要とするなど回路規模が大きくな
り且つ回路の接続が複雑になる。
のうち比較抑制を行う部分を格納するための連想記憶回
路３０１と、比較抑制を行わない部分を格納する連想記
憶回路３０２と、連想記憶回路３０１の出力のマスク情
報を格納し連想記憶回路３０２の出力でアクセスされる
メモリ３０３と、連想記憶回路３０１，３０２およびメ
モリ３０３の出力を入力して演算を行い最終的な一致・
不一致を決定する論理演算回路３０４とで構成するもの
である。しかしながら、このような回路では、特別な論
理演算回路３０４を必要とするなど回路規模が大きくな
り且つ回路の接続が複雑になる。
そこで本発明の目的は、登録してお（語に対してその一
部の比較抑制が指定できる簡単な構成の連想記憶回路を
提供することにある。
部の比較抑制が指定できる簡単な構成の連想記憶回路を
提供することにある。
本発明の連想記憶回路は上記の目的を達成するために、
連想記憶の各語に対応する連想記憶セル列の一部として
比較抑制情報に応じて比較動作が抑制されるマスク可能
連想記憶セルを有している。
比較抑制情報に応じて比較動作が抑制されるマスク可能
連想記憶セルを有している。
また、入力された比較抑制情報を保持して連想記憶セル
列中のマスク可能連想記憶セルに出力する記憶セルを各
連想記憶セル列毎に有している。
列中のマスク可能連想記憶セルに出力する記憶セルを各
連想記憶セル列毎に有している。
なお、マスク可能連想記憶セルは、例えば、比較抑制情
報に応じてオン、オフする比較抑制用スイッチング素子
を、保持データと入力データとの比較結果に応じてオン
、オフするスイッチング素子に対し直列に接続した構成
を有している。
報に応じてオン、オフする比較抑制用スイッチング素子
を、保持データと入力データとの比較結果に応じてオン
、オフするスイッチング素子に対し直列に接続した構成
を有している。
本発明の連想記憶回路においては、登録された語の構成
ビットのうち連想記憶セル列の一部を成すマスク可能連
想記憶セルに登録された部分と入力語の対応する部分と
の比較動作が比較抑制情報によって制御される。よって
、比較抑制情報が比較を抑制するよう指示している場合
、連想記憶セル列に登録された語の構成ビットのうちマ
スク可能連想記憶セルに記憶されたビットに相当する部
分のみが比較抑制された状態で入力語と登録語との比較
動作が行われる。
ビットのうち連想記憶セル列の一部を成すマスク可能連
想記憶セルに登録された部分と入力語の対応する部分と
の比較動作が比較抑制情報によって制御される。よって
、比較抑制情報が比較を抑制するよう指示している場合
、連想記憶セル列に登録された語の構成ビットのうちマ
スク可能連想記憶セルに記憶されたビットに相当する部
分のみが比較抑制された状態で入力語と登録語との比較
動作が行われる。
また、各連想記憶セル毎に設けられた記憶セルが入力さ
れた比較抑制情報を保持してその連想記憶セル列中のマ
スク可能連想記憶セルに出力する構成においては、登録
された各語録にその語の一部の比較抑制が制御される。
れた比較抑制情報を保持してその連想記憶セル列中のマ
スク可能連想記憶セルに出力する構成においては、登録
された各語録にその語の一部の比較抑制が制御される。
登録された語の一部である保持データとそれに対応する
入力データとの比較結果に応じてオン。
入力データとの比較結果に応じてオン。
オフするスイッチング素子に対し比較抑制情報に応じて
オン、オフする比較抑制用スイッチング素子が直列に接
続された構成のマスク可能連想記憶セルにおいては、比
較抑制情報が比較抑制するよう指示する場合に比較抑制
用スイッチング素子がオフとなって一致ワード出力線に
対する当該マスク可能連想記憶セルの比較結果の影響を
遮断し、比較抑制情報が比較抑制しないよう指示する場
合に比較抑制用スイッチング素子がオンとなって一致ワ
ード出力線に当該マスク可能連想記憶セルの比較結果の
出力を可能ならしめる。
オン、オフする比較抑制用スイッチング素子が直列に接
続された構成のマスク可能連想記憶セルにおいては、比
較抑制情報が比較抑制するよう指示する場合に比較抑制
用スイッチング素子がオフとなって一致ワード出力線に
対する当該マスク可能連想記憶セルの比較結果の影響を
遮断し、比較抑制情報が比較抑制しないよう指示する場
合に比較抑制用スイッチング素子がオンとなって一致ワ
ード出力線に当該マスク可能連想記憶セルの比較結果の
出力を可能ならしめる。
次に、本発明の実施例について図面を参照して詳細に説
明する。
明する。
第１図は本発明の一実施例の要部回路図であり、連想記
憶回路を構成する１つの連想記憶セル列の一部分を抜き
出して図示したものである。同図において、１０１は１
ビツトの比較抑制情報を保持するメモリセル、１０２は
比較抑制機能を持つ連想記憶セルつまりマスク可能連想
記憶セル、１０３は比較抑制機能を持たない通常の連想
記憶セルである。１つの連想記憶セル列に含まれる連想
記憶セルのうち幾つかが１０２の如きマスク可能連想記
憶セルで構成され、その残りが１０３の如き通常の連想
記憶セルで構成される。そして、本実施例ではこの１つ
の連想記憶セル列に含まれる１つまたは複数のマスク可
能連想記憶セルに対応じて１つのメモリセル１０１が設
けられ、１本の比較抑制制御線１０４でそれらのマスク
可能連想記憶セル１０２とメモリセル１０１とが接続さ
れている。
憶回路を構成する１つの連想記憶セル列の一部分を抜き
出して図示したものである。同図において、１０１は１
ビツトの比較抑制情報を保持するメモリセル、１０２は
比較抑制機能を持つ連想記憶セルつまりマスク可能連想
記憶セル、１０３は比較抑制機能を持たない通常の連想
記憶セルである。１つの連想記憶セル列に含まれる連想
記憶セルのうち幾つかが１０２の如きマスク可能連想記
憶セルで構成され、その残りが１０３の如き通常の連想
記憶セルで構成される。そして、本実施例ではこの１つ
の連想記憶セル列に含まれる１つまたは複数のマスク可
能連想記憶セルに対応じて１つのメモリセル１０１が設
けられ、１本の比較抑制制御線１０４でそれらのマスク
可能連想記憶セル１０２とメモリセル１０１とが接続さ
れている。
本実施例では、メモリセル１０１．マスク可能連想記憶
セル１０２および連想記憶セル１０３は共にＭＯＳ）ラ
ンジスタにより実現されている。
セル１０２および連想記憶セル１０３は共にＭＯＳ）ラ
ンジスタにより実現されている。
そして、各セルとも１ビツトのデータの真値および補値
を保持するラッチＲ１このラッチＲに対するデータの書
込みに使用するＭＯＳトランジスタＴＩ、Ｔ２を含んで
いる。ここで、ＭＯＳ）ランジスタＴｌ、Ｔ２は、その
ゲートが当該連想記憶セル列のワード選択線１０９に接
続され、そのソース、ドレインがラッチＲと自セルのデ
イジット線対１０８，１０７，１０６とに接続されてい
る。
を保持するラッチＲ１このラッチＲに対するデータの書
込みに使用するＭＯＳトランジスタＴＩ、Ｔ２を含んで
いる。ここで、ＭＯＳ）ランジスタＴｌ、Ｔ２は、その
ゲートが当該連想記憶セル列のワード選択線１０９に接
続され、そのソース、ドレインがラッチＲと自セルのデ
イジット線対１０８，１０７，１０６とに接続されてい
る。
そして、メモリセル１０１においては、ラッチＲに保持
されたデータが比較抑制制御線１０４によって取り出さ
れてマスク可能連想記憶セル１０２に供給されている。
されたデータが比較抑制制御線１０４によって取り出さ
れてマスク可能連想記憶セル１０２に供給されている。
また、マスク可能連想記憶セル１０２および通常の連想
記憶セル１０３は共に、Ｎチャネル型のＭＯＳ）ランジ
スタＴ３〜Ｔ６を含んでいる。ここで、ＭＯＳ ）ラン
ジスタＴ３．Ｔ４は、当該連想記憶セル列の一致ワード
出力１１０５と接地との間に直列に接続され、ＭＯＳ）
ランジスタＴ３のゲートは自セルのデイジット線対１０
７，１０６の一方に接続され、ＭＯＳ）ランジスタＴ４
のゲートはラッチＲの真値出力あるいは補値出力の何れ
か一方に接続されている。また、ＭＯＳ）ランジスタＴ
５．Ｔ６も、一致ワード出力線１０５と接地との間に直
列に接続され、ＭＯＳ）ランジスタＴ５のゲートは自セ
ルのデイジット線対１０７．１０６の他方に接続され、
ＭＯ１ランジスタＴ６のゲートはラッチＲの真値出力あ
るいは補値出力の他方に接続されている。
記憶セル１０３は共に、Ｎチャネル型のＭＯＳ）ランジ
スタＴ３〜Ｔ６を含んでいる。ここで、ＭＯＳ ）ラン
ジスタＴ３．Ｔ４は、当該連想記憶セル列の一致ワード
出力１１０５と接地との間に直列に接続され、ＭＯＳ）
ランジスタＴ３のゲートは自セルのデイジット線対１０
７，１０６の一方に接続され、ＭＯＳ）ランジスタＴ４
のゲートはラッチＲの真値出力あるいは補値出力の何れ
か一方に接続されている。また、ＭＯＳ）ランジスタＴ
５．Ｔ６も、一致ワード出力線１０５と接地との間に直
列に接続され、ＭＯＳ）ランジスタＴ５のゲートは自セ
ルのデイジット線対１０７．１０６の他方に接続され、
ＭＯ１ランジスタＴ６のゲートはラッチＲの真値出力あ
るいは補値出力の他方に接続されている。
更に、マスク可能連想記憶セル１０２には、ＭＯＳトラ
ンジスタＴ４と接地との間にＭＯＳ）ランジスタＴ７が
接続されると共に、ＭＯ３Ｉ−ランジスタＴ６と接地間
との間にＭＯＳ）ランジスタＴ８が接続され、両ＭＯ３
）ランジスタＴ７．Ｔ８のゲートが比較抑制制御線１０
４に接続されている。
ンジスタＴ４と接地との間にＭＯＳ）ランジスタＴ７が
接続されると共に、ＭＯ３Ｉ−ランジスタＴ６と接地間
との間にＭＯＳ）ランジスタＴ８が接続され、両ＭＯ３
）ランジスタＴ７．Ｔ８のゲートが比較抑制制御線１０
４に接続されている。
次に、第１図の実施例の動作を、データの書込みと比較
動作とに分けて説明する。
動作とに分けて説明する。
「データの書込みｊ
本実施例の連想記憶回路に対するデータの書込みは、第
１図においてワード選択線１０９をアクティブ（“１
”レベル）にすることによりＭＯＳトランジスタＴＩ、
Ｔ２をオン状態にし、デイジット線対１０６，１０７，
１０８に乗せた書込みデータおよびその補値を上記ＭＯ
３Ｉ−ランジスタＴｌ、Ｔ２を経由してラッチＲに保持
せしめることで行われる。この動作は１０１，１０２，
１０３の各セルについて同しである。このとき、マスク
可能連想記憶セル１０２に保持せしめた語の一部を比較
対象にしない場合には、メモリセル１０１に“０パのデ
ータを書き込んでおく。
１図においてワード選択線１０９をアクティブ（“１
”レベル）にすることによりＭＯＳトランジスタＴＩ、
Ｔ２をオン状態にし、デイジット線対１０６，１０７，
１０８に乗せた書込みデータおよびその補値を上記ＭＯ
３Ｉ−ランジスタＴｌ、Ｔ２を経由してラッチＲに保持
せしめることで行われる。この動作は１０１，１０２，
１０３の各セルについて同しである。このとき、マスク
可能連想記憶セル１０２に保持せしめた語の一部を比較
対象にしない場合には、メモリセル１０１に“０パのデ
ータを書き込んでおく。
「比較動作１
本実施例の連想記憶回路に登録された語と入力語との比
較を行う場合、各連想記憶セルのデイジット線対１０６
．１０７に、入力語の真価、補値を書込み時とは逆に与
える。このとき、ＭＯＳトランジスタＴ３〜Ｔ６はＮチ
ャネル型のＭＯＳ）ランジスタなので、ゲートレベル“
１゛で導通“０°°で非導通になる。よって、通常の連
想記憶セル１０３においてはラッチＲに保持されている
データとデイジット線対１０６から加えられたデータと
が一致する場合には、ＭＯＳ）ランジスタＴ３とＴ４か
らなる直列回路およびＭＯ３Ｉ−ランジスタＴ５とＴ６
からなる直列回路の双方において何れか１つのＭＯＳ）
ランジスクが非導通になるため、両直列回路とも非導通
状態になる。しかし、ラッチＲに保持されているデータ
とディジッＢＪＩ対１０６から加えられたデータとが不
一致の場合は、何れか一方の直列回路を構成する２つの
ＭＯＳ）ランジスタ（Ｔ３とＴ４或いはＴ５とＴ６）が
共に導通し、その直列回路が導通状態となる。このため
、一致ワード出力線１０５は接地に対して導通する。一
致ワード出力線１０５には連想語の長さに応じた分の連
想記憶セルが並列に接続されているため、１ビツトでも
不一致があると、一致ワード出力線１０５が接地レベル
になる。
較を行う場合、各連想記憶セルのデイジット線対１０６
．１０７に、入力語の真価、補値を書込み時とは逆に与
える。このとき、ＭＯＳトランジスタＴ３〜Ｔ６はＮチ
ャネル型のＭＯＳ）ランジスタなので、ゲートレベル“
１゛で導通“０°°で非導通になる。よって、通常の連
想記憶セル１０３においてはラッチＲに保持されている
データとデイジット線対１０６から加えられたデータと
が一致する場合には、ＭＯＳ）ランジスタＴ３とＴ４か
らなる直列回路およびＭＯ３Ｉ−ランジスタＴ５とＴ６
からなる直列回路の双方において何れか１つのＭＯＳ）
ランジスクが非導通になるため、両直列回路とも非導通
状態になる。しかし、ラッチＲに保持されているデータ
とディジッＢＪＩ対１０６から加えられたデータとが不
一致の場合は、何れか一方の直列回路を構成する２つの
ＭＯＳ）ランジスタ（Ｔ３とＴ４或いはＴ５とＴ６）が
共に導通し、その直列回路が導通状態となる。このため
、一致ワード出力線１０５は接地に対して導通する。一
致ワード出力線１０５には連想語の長さに応じた分の連
想記憶セルが並列に接続されているため、１ビツトでも
不一致があると、一致ワード出力線１０５が接地レベル
になる。
他方、マスク可能連想記憶セル１０２には、致ワード出
力線１０５と接地との間に、ＭＯＳトランジスタＴ３と
Ｔ４の直列回路に更に直列にＭＯＳ）ランジスタＴ７が
接続されると共にＭＯＳトランジスタＴ５とＴ６の直列
回路に更に直列にＭＯＳ）ランジスタＴ８が接続され、
これらのＭＯＳ）ランジスタＴ７．Ｔ８のゲートは比較
抑制制御線１０４を通してメモリセル１０１に接続され
ている。従っ°ζ、メモリセル１０１の保持値が“０パ
であると、ＭＯ３ＬランジスタＴ７．Ｔ８が非導通状態
になり、ラッチＲに保持されているデータとデイジット
線対１０７から与えられるデータが不一致であっても、
一致ワード出力線１０５に対して影響が出ない。よって
、マスク可能連想記憶セル１０２の比較動作が抑制され
たことになる。
力線１０５と接地との間に、ＭＯＳトランジスタＴ３と
Ｔ４の直列回路に更に直列にＭＯＳ）ランジスタＴ７が
接続されると共にＭＯＳトランジスタＴ５とＴ６の直列
回路に更に直列にＭＯＳ）ランジスタＴ８が接続され、
これらのＭＯＳ）ランジスタＴ７．Ｔ８のゲートは比較
抑制制御線１０４を通してメモリセル１０１に接続され
ている。従っ°ζ、メモリセル１０１の保持値が“０パ
であると、ＭＯ３ＬランジスタＴ７．Ｔ８が非導通状態
になり、ラッチＲに保持されているデータとデイジット
線対１０７から与えられるデータが不一致であっても、
一致ワード出力線１０５に対して影響が出ない。よって
、マスク可能連想記憶セル１０２の比較動作が抑制され
たことになる。
また、入力語の一部を比較対象としない場合には、その
ビットに対応する１０６または１０１のデイジット線対
の双方を“°０“レベルにする。これにより、ＭＯＳト
ランジスタＴ３．Ｔ５が両方とも非導通となり、比較動
作が抑制される。これは、通常の連想記憶セル１０３の
みで構成される従来の連想記憶回路でも、また通常の連
想記憶セル１０３とマスク可能連想記憶セル１０２とで
構成される本実施例の連想記憶回路でも同じである。
ビットに対応する１０６または１０１のデイジット線対
の双方を“°０“レベルにする。これにより、ＭＯＳト
ランジスタＴ３．Ｔ５が両方とも非導通となり、比較動
作が抑制される。これは、通常の連想記憶セル１０３の
みで構成される従来の連想記憶回路でも、また通常の連
想記憶セル１０３とマスク可能連想記憶セル１０２とで
構成される本実施例の連想記憶回路でも同じである。
第２図は第１図に示した連想記憶セル列を複数有する連
想記憶回路の構成例を示している。同図において、一致
ワード出力線１０５−１に並列に接続された複数の通常
の連想記憶セル１０３−１１．１０３−１２，１０３−
１３．・・・と複数のマスク可能連想記憶セル１０２−
１１，１０１−１２、・・・とが１つの連想語にかかる
連想記憶セル列を構成し、この連想記憶セル列に対応じ
て１ビツトの比較抑制情報を保持するメモリセル１０１
１が設けられ、その出力が比較抑制制御線１０４１を介
して各マスク可能連想記憶セル１０２１１．１０１−１
２．・・・に共通に与えられている。
想記憶回路の構成例を示している。同図において、一致
ワード出力線１０５−１に並列に接続された複数の通常
の連想記憶セル１０３−１１．１０３−１２，１０３−
１３．・・・と複数のマスク可能連想記憶セル１０２−
１１，１０１−１２、・・・とが１つの連想語にかかる
連想記憶セル列を構成し、この連想記憶セル列に対応じ
て１ビツトの比較抑制情報を保持するメモリセル１０１
１が設けられ、その出力が比較抑制制御線１０４１を介
して各マスク可能連想記憶セル１０２１１．１０１−１
２．・・・に共通に与えられている。
同様に、一致ワード出力線１０５−ｍに並列に接続され
た複数の通常の連想記憶セル１０３−ｍｌ。
た複数の通常の連想記憶セル１０３−ｍｌ。
１０３−ｍ２，１０３−ｍ３．・・・と複数のマスク可
能連想記憶セル１０２−ｍｌ、１０２−ｍ２゜・・・と
が別の１つの連想語にかかる連想記憶セル列を構成し、
この連想記憶セル列に対応じて１ビツトの比較抑制情報
を保持するメモリセル１０１−ｍが設けられ、その出力
が比較抑制制御線１０４ｍを介して各マスク可能連想記
憶セル１０２ｍ１，１０２−ｍ２．・・・に共通に与え
られている。
能連想記憶セル１０２−ｍｌ、１０２−ｍ２゜・・・と
が別の１つの連想語にかかる連想記憶セル列を構成し、
この連想記憶セル列に対応じて１ビツトの比較抑制情報
を保持するメモリセル１０１−ｍが設けられ、その出力
が比較抑制制御線１０４ｍを介して各マスク可能連想記
憶セル１０２ｍ１，１０２−ｍ２．・・・に共通に与え
られている。
第２図には図示しない他の連想記憶セル列も上記と同様
な構成になっている。即ち、第２図に示す連想記憶回路
では、１ビツトの比較抑制情報を保持するメモリセルを
１０１−１，１０１−ｍの如く各連想記憶セル列毎に１
つ設け、その出力によって各連想記憶セル列内に全ての
マスク格納連想記憶セルの比較抑制を制御するものであ
る。各連想記憶セル列中のセルへのデータの書込みはワ
ード選択線１０９−１，１０９−ｍ、・・・とデイジッ
ト線対１０６−１，１０６−２，１０６−３． ・・・
１０７−１ １０７−２．・・・１１０８とを用いて第
１図で説明した方法で行われ、入力語との比較動作も第
１図と同様に行われる。
な構成になっている。即ち、第２図に示す連想記憶回路
では、１ビツトの比較抑制情報を保持するメモリセルを
１０１−１，１０１−ｍの如く各連想記憶セル列毎に１
つ設け、その出力によって各連想記憶セル列内に全ての
マスク格納連想記憶セルの比較抑制を制御するものであ
る。各連想記憶セル列中のセルへのデータの書込みはワ
ード選択線１０９−１，１０９−ｍ、・・・とデイジッ
ト線対１０６−１，１０６−２，１０６−３． ・・・
１０７−１ １０７−２．・・・１１０８とを用いて第
１図で説明した方法で行われ、入力語との比較動作も第
１図と同様に行われる。
第１図および第２図に示すような連想記憶回路の適用例
としては、多重仮想記憶空間を有する計算機の高速アド
レス変換回路が挙げられる。その場合、仮想アドレスの
変換部分を通常の連想記憶セル１０３からなる部分に、
仮想空間の識別符号をマスク可能連想記憶セル１０２か
らなる部分に各々割り付け、各空間で共有される仮想ア
ドレスのページに対してはメモリセル１０１に“０゛を
保持させる。これにより、共有ページに相当する仮想ア
ドレス変換時には空間識別符号を比較対象から外すこと
ができる。
としては、多重仮想記憶空間を有する計算機の高速アド
レス変換回路が挙げられる。その場合、仮想アドレスの
変換部分を通常の連想記憶セル１０３からなる部分に、
仮想空間の識別符号をマスク可能連想記憶セル１０２か
らなる部分に各々割り付け、各空間で共有される仮想ア
ドレスのページに対してはメモリセル１０１に“０゛を
保持させる。これにより、共有ページに相当する仮想ア
ドレス変換時には空間識別符号を比較対象から外すこと
ができる。
以上、本発明の実施例について説明したが、本発明は以
上の実施例にのみ限定されず、その他各種の付加変更が
可能である。例えば、１つの連想記憶セル列中に含めた
複数のマスク可能連想記憶セルを幾つかのグループに分
け、各グループ毎に１ビツトの比較抑制情報を与えるメ
モリセルを設けるようにしても良い。また、第１図のマ
スク可能連想記憶セル１０２におけるＭＯＳトランジス
タＴＶ、Ｔ８の接続位置も同図の位置に限られず、ＭＯ
３Ｉ−ランジスタＴ３．Ｔ５と一部ワード出力線１０５
との間など他の適当な箇所に接続し得るものである。
上の実施例にのみ限定されず、その他各種の付加変更が
可能である。例えば、１つの連想記憶セル列中に含めた
複数のマスク可能連想記憶セルを幾つかのグループに分
け、各グループ毎に１ビツトの比較抑制情報を与えるメ
モリセルを設けるようにしても良い。また、第１図のマ
スク可能連想記憶セル１０２におけるＭＯＳトランジス
タＴＶ、Ｔ８の接続位置も同図の位置に限られず、ＭＯ
３Ｉ−ランジスタＴ３．Ｔ５と一部ワード出力線１０５
との間など他の適当な箇所に接続し得るものである。
［発明の効果〕
以、ｈ説明したように、本発明の連想記憶回路において
は、連想記憶の各語に対応する連想記憶セル列の一部に
比較抑制情報に応じて比較動作が抑制されるマスク可能
連想記憶セルを設けたことにより、第３図に示すような
回路と比べて簡単な構成で、登録しζおく語に対してそ
の−・部の比較抑制が指定できる連想記憶回路が実現で
きた。
は、連想記憶の各語に対応する連想記憶セル列の一部に
比較抑制情報に応じて比較動作が抑制されるマスク可能
連想記憶セルを設けたことにより、第３図に示すような
回路と比べて簡単な構成で、登録しζおく語に対してそ
の−・部の比較抑制が指定できる連想記憶回路が実現で
きた。
また、比較抑制情報を保持して連想記憶セル列中のマス
ク可能連想記憶セルに出力する記憶セルを各連想記憶セ
ル列毎に設けたことにより、登録された各語録にその語
の一部の比較抑制を制御することが可能となる。
ク可能連想記憶セルに出力する記憶セルを各連想記憶セ
ル列毎に設けたことにより、登録された各語録にその語
の一部の比較抑制を制御することが可能となる。
第１図は本発明の一実施例の要部回路図、第２図は第１
図に示す連想記憶セル列を複数有する連想記憶回路の構
成例を示す図および、第３図は登録語に対してその一部
の比較抑制の指定を可能とする場合の従来の回路構成を
示す図である。 第１図において、 １０１・・・比較抑制情報を保持するメモリセル１０２
・・・マスク可能連想記憶セル １０３・・・通常の連想記憶セル １０４・・・比較抑制制御線 １０５・・・一致ワード出力線 １０６・・・通常の連想記憶セル１０３のデイジット線
対 １０７・・・マスク可能連想記憶セル１０２のデイジッ
ト線対 １０８・・・メモリセル１０１のデイジット線対Ｒ・・
・ラッチ
図に示す連想記憶セル列を複数有する連想記憶回路の構
成例を示す図および、第３図は登録語に対してその一部
の比較抑制の指定を可能とする場合の従来の回路構成を
示す図である。 第１図において、 １０１・・・比較抑制情報を保持するメモリセル１０２
・・・マスク可能連想記憶セル １０３・・・通常の連想記憶セル １０４・・・比較抑制制御線 １０５・・・一致ワード出力線 １０６・・・通常の連想記憶セル１０３のデイジット線
対 １０７・・・マスク可能連想記憶セル１０２のデイジッ
ト線対 １０８・・・メモリセル１０１のデイジット線対Ｒ・・
・ラッチ
Claims (3)
- （１）連想記憶の各語に対応する連想記憶セル列の一部
として比較抑制情報に応じて比較動作が抑制されるマス
ク可能連想記憶セルを有する連想記憶回路。 - （２）入力された比較抑制情報を保持して連想記憶セル
列中のマスク可能連想記憶セルに出力する記憶セルを各
連想記憶セル列毎に有する請求項１記載の連想記憶回路
。 - （３）マスク可能連想記憶セルは、比較抑制情報に応じ
てオン、オフする比較抑制用スイッチング素子を、保持
データと入力データとの比較結果に応じてオン、オフす
るスイッチング素子に対し直列に接続した構成を有する
請求項２記載の連想記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12575390A JPH0421997A (ja) | 1990-05-16 | 1990-05-16 | 連想記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12575390A JPH0421997A (ja) | 1990-05-16 | 1990-05-16 | 連想記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0421997A true JPH0421997A (ja) | 1992-01-24 |
Family
ID=14917962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12575390A Pending JPH0421997A (ja) | 1990-05-16 | 1990-05-16 | 連想記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0421997A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO2014112396A1 (ja) * | 2013-01-21 | 2014-07-24 | パナソニック株式会社 | マスク動作時に比較データを上書きするｃａｍセル |
-
1990
- 1990-05-16 JP JP12575390A patent/JPH0421997A/ja active Pending
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