JPH0973793A - 連想記憶装置 - Google Patents
連想記憶装置Info
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- JPH0973793A JPH0973793A JP7248676A JP24867695A JPH0973793A JP H0973793 A JPH0973793 A JP H0973793A JP 7248676 A JP7248676 A JP 7248676A JP 24867695 A JP24867695 A JP 24867695A JP H0973793 A JPH0973793 A JP H0973793A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】チップ面積が増大するのを抑えつつ、可変長デ
ータの一致検索及び検索式の処理を行う連想記憶装置を
実現する。 【解決手段】検索時に、複数のメモリワードで共有する
１つの一致検索センスアンプ２８が検出した検索結果
と、一致検索センスアンプ毎に設けたワーキングレジス
タ３４が保持する前の検索結果との論理演算をコントロ
ールゲート３２が行い、その結果を再びワーキングレジ
スタに保持する。
ータの一致検索及び検索式の処理を行う連想記憶装置を
実現する。 【解決手段】検索時に、複数のメモリワードで共有する
１つの一致検索センスアンプ２８が検出した検索結果
と、一致検索センスアンプ毎に設けたワーキングレジス
タ３４が保持する前の検索結果との論理演算をコントロ
ールゲート３２が行い、その結果を再びワーキングレジ
スタに保持する。
Description
【０００１】
【発明が属する技術分野】本発明は、連想記憶装置に関
し、特に一致検索回路毎に検索処理のため又はワード長
拡張のための論理処理手段を備えた連想記憶装置に関す
る。
し、特に一致検索回路毎に検索処理のため又はワード長
拡張のための論理処理手段を備えた連想記憶装置に関す
る。
【０００２】
【従来の技術】通常のＲＡＭ（ランダムアクセスメモ
リ）、ＲＯＭ（リードオンリメモリ）等の記憶装置で
は、データを記憶するワードをアドレスを用いて指定
し、読み出し又は書き込み等のデータアクセスを行う。
リ）、ＲＯＭ（リードオンリメモリ）等の記憶装置で
は、データを記憶するワードをアドレスを用いて指定
し、読み出し又は書き込み等のデータアクセスを行う。
【０００３】これに対し、連想記憶装置では、検索デー
タを入力し、入力された検索データと各ワードに記憶さ
れるデータとを照合し、該当するワードのアドレスを生
成して出力する。
タを入力し、入力された検索データと各ワードに記憶さ
れるデータとを照合し、該当するワードのアドレスを生
成して出力する。
【０００４】従来の連想記憶装置の多くは、ワード長が
予め定められた所定のビット数以下に限定されているた
め、自然言語の辞書検索のような可変長のデータを扱う
ことができないという問題があった。
予め定められた所定のビット数以下に限定されているた
め、自然言語の辞書検索のような可変長のデータを扱う
ことができないという問題があった。
【０００５】さらに、従来の連想記憶装置の多くは、単
純に検索データに該当するワードのアドレスを生成する
機能しか具備していないため、例えばデータベース処理
のように検索式等を扱う応用においては、連想記憶装置
の外部に設けられた計算機システムで連想記憶装置が出
力する検索結果を処理することが必要とされるという問
題があった。
純に検索データに該当するワードのアドレスを生成する
機能しか具備していないため、例えばデータベース処理
のように検索式等を扱う応用においては、連想記憶装置
の外部に設けられた計算機システムで連想記憶装置が出
力する検索結果を処理することが必要とされるという問
題があった。
【０００６】可変長のデータを扱う従来の連想メモリ装
置として、例えば特開平５−１８９９７８号公報には、
複数のメモリワード毎に１つ設けられた一致検索回路を
有する連想メモリのメモリ幅拡張のための新規な構造と
して、図４に示すような構成が提案されている。
置として、例えば特開平５−１８９９７８号公報には、
複数のメモリワード毎に１つ設けられた一致検索回路を
有する連想メモリのメモリ幅拡張のための新規な構造と
して、図４に示すような構成が提案されている。
【０００７】図４を参照して、上記公報に記載の連想メ
モリ装置は、４つのメモリワード２６すなわちＷ（１，
１），Ｗ（２，１），Ｗ（３，１）及びＷ（４，１）、
…、Ｗ（１，ｎ），Ｗ（２，ｎ），Ｗ（３，ｎ）及びＷ
（４，ｎ）に対して１つ設けられる、センスアンプ（Ｓ
Ａ）２８（２８1〜２８n）、一致検索線３０（３０1〜
３０n）、コントロールゲート（ＣＧＡＴＥ）３２（３
２1〜３２n）、及びワーキングレジスタ（ＷＲ）３４
（３４1〜３４n）と、各々のメモリワード２６に対応し
てそれぞれ設けられるデータレジスタ（例えばＤＲ１〜
ＤＲ４）３６（３６11〜３６41，３６1n〜３６4n）、及
びデータレジスタ３６に対応して設けられこれらをそれ
ぞれ制御するトランジスタ３７（３７11〜３７41，３７
1n〜３７4n）からなる所定のワード長の一致検索回路ブ
ロック２２（２２1〜２２n）と、を備えている。
モリ装置は、４つのメモリワード２６すなわちＷ（１，
１），Ｗ（２，１），Ｗ（３，１）及びＷ（４，１）、
…、Ｗ（１，ｎ），Ｗ（２，ｎ），Ｗ（３，ｎ）及びＷ
（４，ｎ）に対して１つ設けられる、センスアンプ（Ｓ
Ａ）２８（２８1〜２８n）、一致検索線３０（３０1〜
３０n）、コントロールゲート（ＣＧＡＴＥ）３２（３
２1〜３２n）、及びワーキングレジスタ（ＷＲ）３４
（３４1〜３４n）と、各々のメモリワード２６に対応し
てそれぞれ設けられるデータレジスタ（例えばＤＲ１〜
ＤＲ４）３６（３６11〜３６41，３６1n〜３６4n）、及
びデータレジスタ３６に対応して設けられこれらをそれ
ぞれ制御するトランジスタ３７（３７11〜３７41，３７
1n〜３７4n）からなる所定のワード長の一致検索回路ブ
ロック２２（２２1〜２２n）と、を備えている。
【０００８】トランジスタ３７（１，ｘ），３７（２，
ｘ），３７（３，ｘ）及び３７（４，ｘ）（但しｘ＝１
〜４）は、それぞれ制御信号Ｚ１，Ｚ２，Ｚ３及びＺ４
に共通に接続され、メモリワード２６のＷ（１，１），
…，Ｗ（１，ｎ）、Ｗ（２，１），…，Ｗ（２，ｎ）、
Ｗ（３，１），…，Ｗ（３，ｎ）、及びＷ（４，１），
…，Ｗ（４，ｎ）の選択タイミングと同じタイミングで
制御される。
ｘ），３７（３，ｘ）及び３７（４，ｘ）（但しｘ＝１
〜４）は、それぞれ制御信号Ｚ１，Ｚ２，Ｚ３及びＺ４
に共通に接続され、メモリワード２６のＷ（１，１），
…，Ｗ（１，ｎ）、Ｗ（２，１），…，Ｗ（２，ｎ）、
Ｗ（３，１），…，Ｗ（３，ｎ）、及びＷ（４，１），
…，Ｗ（４，ｎ）の選択タイミングと同じタイミングで
制御される。
【０００９】センスアンプ２８は、一致検索線３０の信
号状態を検出するもので、一致検索線３０の信号状態が
一致であれば“１”（Ｈigh）を検出し、不一致であれ
ば“０”（Ｌow）を検出する。
号状態を検出するもので、一致検索線３０の信号状態が
一致であれば“１”（Ｈigh）を検出し、不一致であれ
ば“０”（Ｌow）を検出する。
【００１０】コントロールゲート３２は、データレジス
タ３６に保持されている隣接する上位のメモリワードア
ドレスの前回の検索データＤ（ｔ）の検索結果Ｒ（ｔ）
と、今回の当該メモリワードアドレスの検索データＤ
（ｔ＋１）の検索結果Ｒ（ｔ＋１）と、の論理演算を行
う論理演算手段であって、図４に示す構成においては、
論理積（ＡＮＤ）を求める。
タ３６に保持されている隣接する上位のメモリワードア
ドレスの前回の検索データＤ（ｔ）の検索結果Ｒ（ｔ）
と、今回の当該メモリワードアドレスの検索データＤ
（ｔ＋１）の検索結果Ｒ（ｔ＋１）と、の論理演算を行
う論理演算手段であって、図４に示す構成においては、
論理積（ＡＮＤ）を求める。
【００１１】図５には、従来の連想メモリ装置の概略構
成を模式的に示したブロック図である。
成を模式的に示したブロック図である。
【００１２】図５を参照して、連想メモリ装置（ＣＡＭ
メモリ）１０は、ＣＡＭ（ContentAddressable Memor
y；内容アクセス・メモリ）メモリアレイ１２、データ
アンドマスク駆動ブロック１４、アドレスデコーダ１
６、一致検索回路ブロック１８、及びアドレスエンコー
ダ２０を含む。なお、ＣＡＭメモリ１０は、ＲＡＭ又は
ＲＯＭ等のメモリと同様の働きをするメモリモードと、
一致検索を行なう一致検索モードと、を有し、通常のメ
モリモードでは、アドレスデコーダ１６によりＣＡＭメ
モリアレイ１２内の任意のアドレスの内容を読み出し又
は書き込みがデータアンドマスク駆動ブロック１４を介
して行なわれ、その際一致検索回路ブロック１８、アド
レスデコーダ２０は動作しない。一方、検索モードでは
データアンドマスク駆動ブロック１４から一致検索の対
象となるビット位置を指定するマスク信号及び検索デー
タが入力される。
メモリ）１０は、ＣＡＭ（ContentAddressable Memor
y；内容アクセス・メモリ）メモリアレイ１２、データ
アンドマスク駆動ブロック１４、アドレスデコーダ１
６、一致検索回路ブロック１８、及びアドレスエンコー
ダ２０を含む。なお、ＣＡＭメモリ１０は、ＲＡＭ又は
ＲＯＭ等のメモリと同様の働きをするメモリモードと、
一致検索を行なう一致検索モードと、を有し、通常のメ
モリモードでは、アドレスデコーダ１６によりＣＡＭメ
モリアレイ１２内の任意のアドレスの内容を読み出し又
は書き込みがデータアンドマスク駆動ブロック１４を介
して行なわれ、その際一致検索回路ブロック１８、アド
レスデコーダ２０は動作しない。一方、検索モードでは
データアンドマスク駆動ブロック１４から一致検索の対
象となるビット位置を指定するマスク信号及び検索デー
タが入力される。
【００１３】このような構成からなる一致検索ブロック
１８を有するＣＡＭ装置１０は、アドレスデコーダ１６
によって、同一の一致検索回路２２（図４参照）につな
がる１組４つのメモリワードのうちの１つのメモリワー
ドを各々の一致検索回路２２から１つずつ選択し、１つ
のブロックを構成し、このブロック内では同時に一致検
索を行う。
１８を有するＣＡＭ装置１０は、アドレスデコーダ１６
によって、同一の一致検索回路２２（図４参照）につな
がる１組４つのメモリワードのうちの１つのメモリワー
ドを各々の一致検索回路２２から１つずつ選択し、１つ
のブロックを構成し、このブロック内では同時に一致検
索を行う。
【００１４】一致検索回路ブロック１８を用いるＣＡＭ
１０は、物理的配置ではなく、論理的なアドレス配置か
らすると、例えば図６に示すように、ｎ個のメモリワー
ドを１群とする４つの論理アドレスメモリブロックＬＡ
Ｂ１，ＬＡＢ２，ＬＡＢ３及びＬＡＢ４に分割されるこ
とになる。
１０は、物理的配置ではなく、論理的なアドレス配置か
らすると、例えば図６に示すように、ｎ個のメモリワー
ドを１群とする４つの論理アドレスメモリブロックＬＡ
Ｂ１，ＬＡＢ２，ＬＡＢ３及びＬＡＢ４に分割されるこ
とになる。
【００１５】すなわち、論理アドレスメモリブロックＬ
ＡＢ１としてはメモリワード２６としてｎ個のメモリア
ドレスＷ（１，１），…，Ｗ（１，ｎ）が、ＬＡＢ２と
してはｎ個のメモリアドレスＷ（２，１），…，Ｗ
（２，ｎ）が、ＬＡＢ３としてはｎ個のメモリアドレス
Ｗ（３，１），…，Ｗ（３，ｎ）が、ＬＡＢ４としては
ｎ個のメモリアドレスＷ（４，１），…，Ｗ（４，ｎ）
が選択され、ブロック化される。
ＡＢ１としてはメモリワード２６としてｎ個のメモリア
ドレスＷ（１，１），…，Ｗ（１，ｎ）が、ＬＡＢ２と
してはｎ個のメモリアドレスＷ（２，１），…，Ｗ
（２，ｎ）が、ＬＡＢ３としてはｎ個のメモリアドレス
Ｗ（３，１），…，Ｗ（３，ｎ）が、ＬＡＢ４としては
ｎ個のメモリアドレスＷ（４，１），…，Ｗ（４，ｎ）
が選択され、ブロック化される。
【００１６】図４を参照して、従来の連想メモリ装置の
一致検索動作の一例について説明する。
一致検索動作の一例について説明する。
【００１７】はじめに、全てのワーキングレジスタ３４
（３４1，…，３４n）、データレジスタ３６（３６11，
…，３６4n）は初期化するものとする。すなわち、全て
のデータレジスタ３６には、データ“１”が保持されて
いるとする。
（３４1，…，３４n）、データレジスタ３６（３６11，
…，３６4n）は初期化するものとする。すなわち、全て
のデータレジスタ３６には、データ“１”が保持されて
いるとする。
【００１８】最初に検索データＤ（ｔ）の一致検索を行
う。まず、１ブロック目の論理アドレスメモリブロック
ＬＡＢ１の全てのメモリワード２６（Ｗ（１，１），
…，Ｗ（１，ｎ））が同時に駆動され、これらのメモリ
ワードのメモリセルのデータと検索データＤ（ｔ）との
一致検索が行われ、一致／不一致によって一致検索線３
０1，…，３０nの信号状態が変化し、この信号状態をそ
れぞれセンスアンプ２８1，…，２８nで検出し、その検
索結果をそれぞれコントロールゲート３２（３２1，
…，３２n）に入力する。
う。まず、１ブロック目の論理アドレスメモリブロック
ＬＡＢ１の全てのメモリワード２６（Ｗ（１，１），
…，Ｗ（１，ｎ））が同時に駆動され、これらのメモリ
ワードのメモリセルのデータと検索データＤ（ｔ）との
一致検索が行われ、一致／不一致によって一致検索線３
０1，…，３０nの信号状態が変化し、この信号状態をそ
れぞれセンスアンプ２８1，…，２８nで検出し、その検
索結果をそれぞれコントロールゲート３２（３２1，
…，３２n）に入力する。
【００１９】ここで、コントロールゲート３２はＡＮＤ
ゲート３８で構成され、ＡＮＤゲート３８の一方の入力
端子にはそれぞれ初期化されたデータレジスタ３６の全
てに保持されていたデータ“１”が全て入力されている
ので、ＡＮＤゲート３８は、検索結果Ｒｔをそのままそ
れぞれ出力する。
ゲート３８で構成され、ＡＮＤゲート３８の一方の入力
端子にはそれぞれ初期化されたデータレジスタ３６の全
てに保持されていたデータ“１”が全て入力されている
ので、ＡＮＤゲート３８は、検索結果Ｒｔをそのままそ
れぞれ出力する。
【００２０】そして、この検索結果Ｒ（ｔ）は、それぞ
れワーキングレジスタ３４1，…，３４nに保持され、上
述のメモリワードの駆動と同時に駆動される制御信号Ｚ
ｉによって全て同時にオンされているトランジスタ３７
（３７11，…，３７1n）を通って、それぞれのメモリワ
ード２６（Ｗ（１，１），…，Ｗ（１，ｎ））に対応す
るデータレジスタ３６（３６11，…，３６1n）に保持さ
れる。
れワーキングレジスタ３４1，…，３４nに保持され、上
述のメモリワードの駆動と同時に駆動される制御信号Ｚ
ｉによって全て同時にオンされているトランジスタ３７
（３７11，…，３７1n）を通って、それぞれのメモリワ
ード２６（Ｗ（１，１），…，Ｗ（１，ｎ））に対応す
るデータレジスタ３６（３６11，…，３６1n）に保持さ
れる。
【００２１】このようにして、１ブロック目の論理アド
レスメモリブロックＬＡＢ１の検索データＤ（ｔ）によ
る一致検索が終了する。
レスメモリブロックＬＡＢ１の検索データＤ（ｔ）によ
る一致検索が終了する。
【００２２】次に、２ブロック目の論理アドレスメモリ
ブロックＬＡＢ２の検索データＤ（ｔ）による一致検索
を全く同様にして行って、その結果Ｒ（ｔ）をそれぞれ
のメモリワード２６（Ｗ（２，１），…，Ｗ（２，
ｎ））に対応するデータレジスタ３６（３６21，…，３
６2n）に保持して、２ブロック目の検索を終了する。同
様にして、３ブロック目及び４ブロック目の論理アドレ
スメモリブロックＬＡＢ３及びＬＡＢ４の一致検索も、
その結果Ｒ（ｔ）をそれぞれデータレジスタ３６（３６
31，…，３６3n），３６（３６41，…，３６4n）に保存
して終了する。
ブロックＬＡＢ２の検索データＤ（ｔ）による一致検索
を全く同様にして行って、その結果Ｒ（ｔ）をそれぞれ
のメモリワード２６（Ｗ（２，１），…，Ｗ（２，
ｎ））に対応するデータレジスタ３６（３６21，…，３
６2n）に保持して、２ブロック目の検索を終了する。同
様にして、３ブロック目及び４ブロック目の論理アドレ
スメモリブロックＬＡＢ３及びＬＡＢ４の一致検索も、
その結果Ｒ（ｔ）をそれぞれデータレジスタ３６（３６
31，…，３６3n），３６（３６41，…，３６4n）に保存
して終了する。
【００２３】次に、検索データＤ（ｔ＋１）の一致検索
を行う。前回と同様に、論理アドレスメモリブロックＬ
ＡＢ１の全メモリワード２６を駆動し、検索データとメ
モリデータの一致検索を行って一致検索線３０の信号状
態をセンスアンプ２８で検出し、その結果、すなわちメ
モリワード２６（Ｗ（１，１），…，Ｗ（１，ｎ））の
検索結果Ｒ（ｔ＋１）を、ＡＮＤゲート３８（３８1，
…，３８n）に入力する。そして、この検索結果Ｒ（ｔ
＋１）と、このＡＮＤゲート３８の他方の入力として入
力されている１つ手前のメモリワード２６（１行目はブ
ロック間レジスタ２４1、２行目はＷ（１，１），…，
Ｗ（１，ｎ−１））のデータレジスタ３６に保持されて
いる前回の検索結果Ｒ（ｔ）との論理積を求め、その演
算結果Ｒｅをワーキングレジスタ３４で保持し、信号線
Ｚｉによってオンされたトランジスタ３７を経由してデ
ータレジスタ３６（３６11，…，３６1n）にストアす
る。
を行う。前回と同様に、論理アドレスメモリブロックＬ
ＡＢ１の全メモリワード２６を駆動し、検索データとメ
モリデータの一致検索を行って一致検索線３０の信号状
態をセンスアンプ２８で検出し、その結果、すなわちメ
モリワード２６（Ｗ（１，１），…，Ｗ（１，ｎ））の
検索結果Ｒ（ｔ＋１）を、ＡＮＤゲート３８（３８1，
…，３８n）に入力する。そして、この検索結果Ｒ（ｔ
＋１）と、このＡＮＤゲート３８の他方の入力として入
力されている１つ手前のメモリワード２６（１行目はブ
ロック間レジスタ２４1、２行目はＷ（１，１），…，
Ｗ（１，ｎ−１））のデータレジスタ３６に保持されて
いる前回の検索結果Ｒ（ｔ）との論理積を求め、その演
算結果Ｒｅをワーキングレジスタ３４で保持し、信号線
Ｚｉによってオンされたトランジスタ３７を経由してデ
ータレジスタ３６（３６11，…，３６1n）にストアす
る。
【００２４】次に、上述と同様にして、２ブロック目の
論理アドレスメモリブロックＬＡＢ２の各メモリワード
の一致検索を行う。メモリワード２６（Ｗ（２，ｉ（２
≦ｉ≦ｎ）））の検索結果Ｒ（ｔ＋１）と１つ手前のメ
モリワードＷ（２，ｉ−１）の前回の検索結果Ｒ（ｔ）
との論理積をとり、その演算結果Ｒｅを同様にしてデー
タレジスタ３６（３６21，…，３６2n）にストアする。
このようにして、２ブロック目の論理アドレスメモリブ
ロックＬＡＢ２の２回目の検索を終了する。同じよう
に、３ブロック目及び４ブロック目の一致検索を同時に
行うことができる。
論理アドレスメモリブロックＬＡＢ２の各メモリワード
の一致検索を行う。メモリワード２６（Ｗ（２，ｉ（２
≦ｉ≦ｎ）））の検索結果Ｒ（ｔ＋１）と１つ手前のメ
モリワードＷ（２，ｉ−１）の前回の検索結果Ｒ（ｔ）
との論理積をとり、その演算結果Ｒｅを同様にしてデー
タレジスタ３６（３６21，…，３６2n）にストアする。
このようにして、２ブロック目の論理アドレスメモリブ
ロックＬＡＢ２の２回目の検索を終了する。同じよう
に、３ブロック目及び４ブロック目の一致検索を同時に
行うことができる。
【００２５】さらに続いて一致検索を行う場合も、全く
同様にして行ってよい。
同様にして行ってよい。
【００２６】この場合には、各々のデータレジスタ３６
には、１回目の検索データＤ（ｔ）による検索結果Ｒ
（ｔ）と２回目の検索データＤ（ｔ＋１）による検索結
果Ｒ（ｔ＋１）との論理演算結果Ｒｅがストアされてお
り、この論理演算結果を、拡張されたビット幅の検索デ
ータＤ（ｔ）＋Ｄ（ｔ＋１）による検索結果として、３
回目の一致検索を行えばよい。さらに、データのビット
幅を拡張する場合には、上述の一致検索動作を続ければ
よい。
には、１回目の検索データＤ（ｔ）による検索結果Ｒ
（ｔ）と２回目の検索データＤ（ｔ＋１）による検索結
果Ｒ（ｔ＋１）との論理演算結果Ｒｅがストアされてお
り、この論理演算結果を、拡張されたビット幅の検索デ
ータＤ（ｔ）＋Ｄ（ｔ＋１）による検索結果として、３
回目の一致検索を行えばよい。さらに、データのビット
幅を拡張する場合には、上述の一致検索動作を続ければ
よい。
【００２７】
【発明が解決しようとする課題】しかしながら、図４等
を参照して説明した上記従来の可変長データを扱う連想
記憶装置においては、複数のメモリワードを共有するセ
ンスアンプ毎に、少なくとも１ビットの容量のワーキン
グレジスタとセンスアンプにつながるメモリワードと等
しい数の１ビットの容量のデータレジスタが必要とされ
ており、このためこの連想記憶装置は、特に比較的多数
のメモリワードが１つのセンスアンプを共有する場合に
は、面積的なオーバヘッドが非常に大きくなってしまう
という問題があった。
を参照して説明した上記従来の可変長データを扱う連想
記憶装置においては、複数のメモリワードを共有するセ
ンスアンプ毎に、少なくとも１ビットの容量のワーキン
グレジスタとセンスアンプにつながるメモリワードと等
しい数の１ビットの容量のデータレジスタが必要とされ
ており、このためこの連想記憶装置は、特に比較的多数
のメモリワードが１つのセンスアンプを共有する場合に
は、面積的なオーバヘッドが非常に大きくなってしまう
という問題があった。
【００２８】また、上記従来の連想記憶装置は、データ
ベースの検索等で必要とされる検索式の処理が行えない
ため、連想記憶装置の外に設けられた計算機システム等
で大規模な一致メモリワードの集合演算を行う必要があ
るという問題があった。
ベースの検索等で必要とされる検索式の処理が行えない
ため、連想記憶装置の外に設けられた計算機システム等
で大規模な一致メモリワードの集合演算を行う必要があ
るという問題があった。
【００２９】従って、本発明の目的は、上記従来技術の
問題点を解消し、可変長データを扱えると共に、さらに
一致メモリワードの集合演算を行う面積オーバヘッドが
小さな連想記憶装置を提供することにある。
問題点を解消し、可変長データを扱えると共に、さらに
一致メモリワードの集合演算を行う面積オーバヘッドが
小さな連想記憶装置を提供することにある。
【００３０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、複数のメモリアドレス毎に分割された
論理アドレスメモリブロックと、これらの論理アドレス
メモリブロックの同順位の複数の論理アドレスのメモリ
ワードに対して１つ設けられた一致検索センスアンプ
と、前記一致検索センスアンプに対応して設けられ前記
論理アドレスメモリブロックに時系列で入力される検索
データＤ（ｔ）の検索結果Ｒ（ｔ）を各々のメモリアド
レス毎に保持する保持手段と、前記一致検索センスアン
プに対応して設けられ前記保持手段により保持された検
索結果Ｒ（ｔ）と次の検索データＤ（ｔ＋１）の検索結
果Ｒ（ｔ＋１）との論理演算を行う論理処理手段と、を
有し、前記一致検索センスアンプの出力を前記論理処理
手段の入力に接続し、前記保持手段の出力を前記論理処
理手段の他の入力に接続し、前記論理処理手段の出力を
前記保持手段の入力に接続し、検索を行う場合には、前
記複数の論理アドレスメモリブロックのある論理アドレ
スメモリブロックの全てのメモリワードに対し一括して
検索データＤ（ｔ＋１）で検索し、前記一致検索センス
アンプにて検出した検索結果Ｒ（ｔ＋１）と前記保持手
段の保持する検索結果Ｒ（ｔ）との論理演算結果Ｒｅを
新たに前記保持手段に保持する、ことを特徴とする連想
記憶装置を提供する。
めに、本発明は、複数のメモリアドレス毎に分割された
論理アドレスメモリブロックと、これらの論理アドレス
メモリブロックの同順位の複数の論理アドレスのメモリ
ワードに対して１つ設けられた一致検索センスアンプ
と、前記一致検索センスアンプに対応して設けられ前記
論理アドレスメモリブロックに時系列で入力される検索
データＤ（ｔ）の検索結果Ｒ（ｔ）を各々のメモリアド
レス毎に保持する保持手段と、前記一致検索センスアン
プに対応して設けられ前記保持手段により保持された検
索結果Ｒ（ｔ）と次の検索データＤ（ｔ＋１）の検索結
果Ｒ（ｔ＋１）との論理演算を行う論理処理手段と、を
有し、前記一致検索センスアンプの出力を前記論理処理
手段の入力に接続し、前記保持手段の出力を前記論理処
理手段の他の入力に接続し、前記論理処理手段の出力を
前記保持手段の入力に接続し、検索を行う場合には、前
記複数の論理アドレスメモリブロックのある論理アドレ
スメモリブロックの全てのメモリワードに対し一括して
検索データＤ（ｔ＋１）で検索し、前記一致検索センス
アンプにて検出した検索結果Ｒ（ｔ＋１）と前記保持手
段の保持する検索結果Ｒ（ｔ）との論理演算結果Ｒｅを
新たに前記保持手段に保持する、ことを特徴とする連想
記憶装置を提供する。
【００３１】また、本発明においては、前記一致検索セ
ンスアンプの各々に対応して前記保持手段を１又は複数
備え、前記一致検索センスアンプの出力を前記論理手段
の一の入力に接続し、１又は複数の前記保持手段の出力
を前記論理処理手段の残りの１又は複数の入力にそれぞ
れ接続するように構成してもよい。
ンスアンプの各々に対応して前記保持手段を１又は複数
備え、前記一致検索センスアンプの出力を前記論理手段
の一の入力に接続し、１又は複数の前記保持手段の出力
を前記論理処理手段の残りの１又は複数の入力にそれぞ
れ接続するように構成してもよい。
【００３２】さらに、本発明においては、好ましくは、
前記保持手段が、２つの否定ゲートの入力端と出力端を
互いに接続してなる記憶回路を有し、前記論理処理手段
が、前記一致検索センスアンプの出力、前記一致検索セ
ンスアンプの出力の論理否定、及び予め定めた論理値か
らなる、少なくとも３つの入力から１つを選択して出力
する３入力選択回路を二つ備え、前記３入力選択回路と
対応して設けられ、前記記憶回路の入出力端と電源との
間にそれぞれ挿入され、且つ対応する前記３入力選択回
路の出力をゲートに入力する２つのスイッチ用トランジ
スタを有することを特徴とする。
前記保持手段が、２つの否定ゲートの入力端と出力端を
互いに接続してなる記憶回路を有し、前記論理処理手段
が、前記一致検索センスアンプの出力、前記一致検索セ
ンスアンプの出力の論理否定、及び予め定めた論理値か
らなる、少なくとも３つの入力から１つを選択して出力
する３入力選択回路を二つ備え、前記３入力選択回路と
対応して設けられ、前記記憶回路の入出力端と電源との
間にそれぞれ挿入され、且つ対応する前記３入力選択回
路の出力をゲートに入力する２つのスイッチ用トランジ
スタを有することを特徴とする。
【００３３】
【作用】本発明に係る連想記憶装置においては、高集積
化及び大容量化、あるいは低消費電力化を達成すべく、
複数のメモリワード毎に１つの一致検索センスアンプを
備えている。ここで、検索データに対する一致検索を行
う場合、まず最上位の論理アドレスメモリブロックに対
して検索データＤ（ｔ）の検索を行い、検索結果を一致
検索センスアンプ毎に設けられた保持手段に保持する。
化及び大容量化、あるいは低消費電力化を達成すべく、
複数のメモリワード毎に１つの一致検索センスアンプを
備えている。ここで、検索データに対する一致検索を行
う場合、まず最上位の論理アドレスメモリブロックに対
して検索データＤ（ｔ）の検索を行い、検索結果を一致
検索センスアンプ毎に設けられた保持手段に保持する。
【００３４】次に、同じ論理アドレスメモリブロックに
対して検索データＤ（ｔ＋１）の検索を行い、この結果
Ｒ（ｔ＋１）を保持手段が保持するＲ（ｔ）との論理演
算を論理処理手段にて行い、その演算結果ＲｅをＲ
（ｔ）に代え新たに保持手段にて保持する。同じように
して、次の検索データＤ（ｔ＋２），Ｄ（ｔ＋３）に対
しても検索を行う。
対して検索データＤ（ｔ＋１）の検索を行い、この結果
Ｒ（ｔ＋１）を保持手段が保持するＲ（ｔ）との論理演
算を論理処理手段にて行い、その演算結果ＲｅをＲ
（ｔ）に代え新たに保持手段にて保持する。同じように
して、次の検索データＤ（ｔ＋２），Ｄ（ｔ＋３）に対
しても検索を行う。
【００３５】最上位の論理アドレスメモリブロックに対
する一連の検索が終わった後、次に上位の論理アドレス
メモリブロックに対し同様に検索を行う。より下位のブ
ロックに対しても同様に検索を繰り返す。
する一連の検索が終わった後、次に上位の論理アドレス
メモリブロックに対し同様に検索を行う。より下位のブ
ロックに対しても同様に検索を繰り返す。
【００３６】このようにして本発明に係る連想記憶装置
においては、各々の論理アドレスメモリブロックに対し
て時系列で複数の検索データ（Ｄ（ｔ），Ｄ（ｔ＋
１），…）の検索を行い、この検索結果Ｒ（ｔ），Ｒ
（ｔ＋１），…の論理処理を行うことにより検索式の処
理を行う。
においては、各々の論理アドレスメモリブロックに対し
て時系列で複数の検索データ（Ｄ（ｔ），Ｄ（ｔ＋
１），…）の検索を行い、この検索結果Ｒ（ｔ），Ｒ
（ｔ＋１），…の論理処理を行うことにより検索式の処
理を行う。
【００３７】さらに、検索の対象となる論理アドレスメ
モリブロックを、Ｄ（ｔ）の検索とＤ（ｔ＋１）の検索
で切り替えることにより、一致検索センスアンプを共有
する複数の記憶ワードにわたって論理処理を行うことが
できる。このとき、論理処理として論理積を行うことに
より、メモリワードの長さを越える可変長データの一致
検索を行うことができる。
モリブロックを、Ｄ（ｔ）の検索とＤ（ｔ＋１）の検索
で切り替えることにより、一致検索センスアンプを共有
する複数の記憶ワードにわたって論理処理を行うことが
できる。このとき、論理処理として論理積を行うことに
より、メモリワードの長さを越える可変長データの一致
検索を行うことができる。
【００３８】続けてＤ（ｔ＋２）以降の検索結果と論理
積を繰り返し行うことにより、より長い可変長データの
一致検索を行うこともできる。可変長データの長さは、
一致検索センスアンプを共有するメモリワードの数によ
って制限を受ける。
積を繰り返し行うことにより、より長い可変長データの
一致検索を行うこともできる。可変長データの長さは、
一致検索センスアンプを共有するメモリワードの数によ
って制限を受ける。
【００３９】前記従来の連想記憶装置においては、可変
長データの長さは装置全体の容量のみで制限されるた
め、一般に本発明の扱うデータ長の方が短くなる。
長データの長さは装置全体の容量のみで制限されるた
め、一般に本発明の扱うデータ長の方が短くなる。
【００４０】しかし、実際には、可変長データの長さに
も上限があり、本発明の連想記憶装置は、実際上、ほと
んどの応用に対応できるものと考えられる。
も上限があり、本発明の連想記憶装置は、実際上、ほと
んどの応用に対応できるものと考えられる。
【００４１】以上説明したように、本発明に係る連想記
憶装置は、一致検索センスアンプを共有する複数のメモ
リワードに対する検索結果同士は保持手段と論理処理手
段によって論理処理できるため、一致検索センスアンプ
を共有する複数のメモリワードの中で２つ以上のメモリ
ワードにまたがって構成する可変長データの一致検索を
行うことができる。
憶装置は、一致検索センスアンプを共有する複数のメモ
リワードに対する検索結果同士は保持手段と論理処理手
段によって論理処理できるため、一致検索センスアンプ
を共有する複数のメモリワードの中で２つ以上のメモリ
ワードにまたがって構成する可変長データの一致検索を
行うことができる。
【００４２】また、１つのメモリワードの検索結果に対
し繰り返し論理処理することにより、データベース処理
における検索式の処理を行うことができる。
し繰り返し論理処理することにより、データベース処理
における検索式の処理を行うことができる。
【００４３】さらに、本発明の連想記憶装置は、個々の
一致検索センスアンプに対応してわずか１ビットの保持
手段で実現でき、従来のメモリワード数分の保持手段が
必要となる連想記憶装置に比べ面積のオーバヘッドを大
幅に減少する。
一致検索センスアンプに対応してわずか１ビットの保持
手段で実現でき、従来のメモリワード数分の保持手段が
必要となる連想記憶装置に比べ面積のオーバヘッドを大
幅に減少する。
【００４４】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。
を参照して以下に説明する。
【００４５】
【実施形態１】図１は、本発明の第１の実施形態の構成
を示すブロック図である。
を示すブロック図である。
【００４６】図１を参照して、本発明の一実施形態が、
図４に示した前記従来の連想記憶装置と相違する点は、
本実施形態においては、以下に詳細に説明されるよう
に、データレジスタ３６を具備せず、コントロールゲー
ト３２は、ワーキングレジスタ３４に保持されている対
応するメモリワードアドレスの前回の検索データＤ
（ｔ）の検索結果Ｒ（ｔ）と、今回の当該メモリワード
アドレスの検索データＤ（ｔ＋１）の検索結果Ｒ（ｔ＋
１）と、の論理演算を行う論理演算手段として構成した
ことである。そして、本発明の一実施形態に係る連想記
憶装置の全体概略構成は、図５に示すものと同様とされ
る。
図４に示した前記従来の連想記憶装置と相違する点は、
本実施形態においては、以下に詳細に説明されるよう
に、データレジスタ３６を具備せず、コントロールゲー
ト３２は、ワーキングレジスタ３４に保持されている対
応するメモリワードアドレスの前回の検索データＤ
（ｔ）の検索結果Ｒ（ｔ）と、今回の当該メモリワード
アドレスの検索データＤ（ｔ＋１）の検索結果Ｒ（ｔ＋
１）と、の論理演算を行う論理演算手段として構成した
ことである。そして、本発明の一実施形態に係る連想記
憶装置の全体概略構成は、図５に示すものと同様とされ
る。
【００４７】コントロールゲート３２の備える論理演算
は各種演算が考えられるが、本実施形態においては、
Ｒ（ｔ＋１）、Ｒ（ｔ）とＲ（ｔ＋１）の論理積（Ａ
ＮＤ）及びＲ（ｔ）とＲ（ｔ＋１）の論理和（ＯＲ）
の３つの論理演算を備えるものとする。
は各種演算が考えられるが、本実施形態においては、
Ｒ（ｔ＋１）、Ｒ（ｔ）とＲ（ｔ＋１）の論理積（Ａ
ＮＤ）及びＲ（ｔ）とＲ（ｔ＋１）の論理和（ＯＲ）
の３つの論理演算を備えるものとする。
【００４８】本実施形態は、前記従来例と同様に、４つ
の論理アドレスメモリブロックＬＡＢ１，ＬＡＢ２，Ｌ
ＡＢ３及びＬＡＢ４に分割されるものとし（図６参
照）、この論理アドレスブロック内で同時に一致検索を
行う。
の論理アドレスメモリブロックＬＡＢ１，ＬＡＢ２，Ｌ
ＡＢ３及びＬＡＢ４に分割されるものとし（図６参
照）、この論理アドレスブロック内で同時に一致検索を
行う。
【００４９】図１を参照して、本発明の一実施形態に係
る連想記憶装置の一致検索動作の一例について以下に説
明する。
る連想記憶装置の一致検索動作の一例について以下に説
明する。
【００５０】最初に検索データＤ（ｔ）の一致検索を行
う。まず、１ブロック目の論理アドレスメモリブロック
ＬＡＢ１の全てのメモリワード２６（Ｗ（１，１），
…，Ｗ（１，ｎ））が同時に駆動され、これらのメモリ
ワードのメモリセルのデータと検索データＤ（ｔ）との
一致検索が行われ、一致不一致によって一致検索線３０
（３０1，…，３０n）の信号状態が変化し、この信号状
態をそれぞれセンスアンプ２８（２８1，…，２８n）で
検出し、その検索結果をそれぞれコントロールゲート３
２（３２1，…，３２n）に入力する。
う。まず、１ブロック目の論理アドレスメモリブロック
ＬＡＢ１の全てのメモリワード２６（Ｗ（１，１），
…，Ｗ（１，ｎ））が同時に駆動され、これらのメモリ
ワードのメモリセルのデータと検索データＤ（ｔ）との
一致検索が行われ、一致不一致によって一致検索線３０
（３０1，…，３０n）の信号状態が変化し、この信号状
態をそれぞれセンスアンプ２８（２８1，…，２８n）で
検出し、その検索結果をそれぞれコントロールゲート３
２（３２1，…，３２n）に入力する。
【００５１】ここで、コントロールゲート３２（３
２1，…，３２n）はセンスアンプ２８（２８1，…，２
８n）の出力をそのままそれぞれ出力する。
２1，…，３２n）はセンスアンプ２８（２８1，…，２
８n）の出力をそのままそれぞれ出力する。
【００５２】そして、この検索結果Ｒ（ｔ）は、それぞ
れのワーキングレジスタ３４（３４1，…，３４n）に保
持される。このようにして、１ブロック目の論理アドレ
スメモリブロックＬＡＢ１の検索データＤ（ｔ）による
一致検索が終了する。
れのワーキングレジスタ３４（３４1，…，３４n）に保
持される。このようにして、１ブロック目の論理アドレ
スメモリブロックＬＡＢ１の検索データＤ（ｔ）による
一致検索が終了する。
【００５３】次に、同じ論理アドレスメモリブロックＬ
ＡＢ１に対してさらに検索データＤ（ｔ＋１）にも一致
するワードの検索を行う。Ｄ（ｔ）の一致検索と同様に
行って、Ｄ（ｔ＋１）に対する検索結果をそれぞれコン
トロールゲート３２に入力する。ここで、コントロール
ゲート３２は、センスアンプ２８の出力と、他方の入力
として入力されるワーキングレジスタ３４の出力の論理
積を出力する。
ＡＢ１に対してさらに検索データＤ（ｔ＋１）にも一致
するワードの検索を行う。Ｄ（ｔ）の一致検索と同様に
行って、Ｄ（ｔ＋１）に対する検索結果をそれぞれコン
トロールゲート３２に入力する。ここで、コントロール
ゲート３２は、センスアンプ２８の出力と、他方の入力
として入力されるワーキングレジスタ３４の出力の論理
積を出力する。
【００５４】この演算結果を再びワーキングレジスタ３
４に保持することにより、論理アドレスメモリブロック
ＬＡＢ１の中のＤ（ｔ），Ｄ（ｔ＋１）の両方に一致す
るメモリワードの検索が終了する。
４に保持することにより、論理アドレスメモリブロック
ＬＡＢ１の中のＤ（ｔ），Ｄ（ｔ＋１）の両方に一致す
るメモリワードの検索が終了する。
【００５５】同様に検索を繰り返すことにより、さらに
Ｄ（ｔ＋２）の検索結果と論理積または論理和といった
検索を行うこともできる。
Ｄ（ｔ＋２）の検索結果と論理積または論理和といった
検索を行うこともできる。
【００５６】２番目以降の論理アドレスメモリブロック
ＬＡＢ２，ＬＡＢ３，ＬＡＢ４に対しては、論理アドレ
スメモリブロックＬＡＢ１に対する一連の検索が終了
後、論理アドレスメモリブロックＬＡＢ１と同様にＤ
（ｔ），Ｄ（ｔ＋１），…の検索をブロック毎に繰り返
し行う。
ＬＡＢ２，ＬＡＢ３，ＬＡＢ４に対しては、論理アドレ
スメモリブロックＬＡＢ１に対する一連の検索が終了
後、論理アドレスメモリブロックＬＡＢ１と同様にＤ
（ｔ），Ｄ（ｔ＋１），…の検索をブロック毎に繰り返
し行う。
【００５７】次に、本発明の一実施形態に係るＣＡＭ
（内容アドレスメモリ）の可変長ワードの検索動作の一
例について説明する。
（内容アドレスメモリ）の可変長ワードの検索動作の一
例について説明する。
【００５８】最初に１ブロック目の論理アドレスメモリ
ブロックＬＡＢ１に対してＤ（ｔ）の検索を一括して行
う。コントロールゲート３２はセンスアンプ２８の出力
をそのまま出力し、この検索結果Ｒ（ｔ）は、それぞれ
のワーキングレジスタ３４に保持される。
ブロックＬＡＢ１に対してＤ（ｔ）の検索を一括して行
う。コントロールゲート３２はセンスアンプ２８の出力
をそのまま出力し、この検索結果Ｒ（ｔ）は、それぞれ
のワーキングレジスタ３４に保持される。
【００５９】続いて、次の論理アドレスメモリブロック
ＬＡＢ２に対してＤ（ｔ＋１）の検索を一括して行う、
コントロールゲート３２はセンスアンプ２８の出力とワ
ーキングレジスタ３４の出力の論理積を出力し、この値
を再びワーキングレジスタ３４に保持する。
ＬＡＢ２に対してＤ（ｔ＋１）の検索を一括して行う、
コントロールゲート３２はセンスアンプ２８の出力とワ
ーキングレジスタ３４の出力の論理積を出力し、この値
を再びワーキングレジスタ３４に保持する。
【００６０】以上でワーキングレジスタ３４上には、論
理アドレスメモリブロックＬＡＢ１，ＬＡＢ２に対す
る、メモリワード長を越えるＤ（ｔ）とＤ（ｔ＋１）の
データの検索結果が保持される。
理アドレスメモリブロックＬＡＢ１，ＬＡＢ２に対す
る、メモリワード長を越えるＤ（ｔ）とＤ（ｔ＋１）の
データの検索結果が保持される。
【００６１】同様に、論理アドレスメモリブロックＬＡ
Ｂ３に対してＤ（ｔ＋２）、論理アドレスメモリブロッ
クＬＡＢ４に対してＤ（ｔ＋３）の検索を繰り返しさら
に長い可変長データに対する一致検索を行うこともでき
る。また、Ｄ（ｔ）の検索を論理アドレスメモリブロッ
クＬＡＢ２に対して行い、Ｄ（ｔ＋１）の検索を論理ア
ドレスメモリブロックＬＡＢ３に対して行うことによ
り、論理アドレスメモリブロックＬＡＢ２から始まる可
変長データの検索を行うこともできる。同様に、論理ア
ドレスメモリブロックＬＡＢ３から始まる可変長データ
の検索も可能である。
Ｂ３に対してＤ（ｔ＋２）、論理アドレスメモリブロッ
クＬＡＢ４に対してＤ（ｔ＋３）の検索を繰り返しさら
に長い可変長データに対する一致検索を行うこともでき
る。また、Ｄ（ｔ）の検索を論理アドレスメモリブロッ
クＬＡＢ２に対して行い、Ｄ（ｔ＋１）の検索を論理ア
ドレスメモリブロックＬＡＢ３に対して行うことによ
り、論理アドレスメモリブロックＬＡＢ２から始まる可
変長データの検索を行うこともできる。同様に、論理ア
ドレスメモリブロックＬＡＢ３から始まる可変長データ
の検索も可能である。
【００６２】
【実施形態２】本発明の別の実施形態として、図２に示
すように、各々のセンスアンプ２８に対応して１つ以上
のワーキングレジスタ３４を備え、センスアンプ２８の
出力をコントロールゲート３２の一の入力端に接続し、
対応する１つ以上のワーキングレジスタ３４の出力をコ
ントロールゲート３２の残りの入力端に接続するように
構成してもよい。
すように、各々のセンスアンプ２８に対応して１つ以上
のワーキングレジスタ３４を備え、センスアンプ２８の
出力をコントロールゲート３２の一の入力端に接続し、
対応する１つ以上のワーキングレジスタ３４の出力をコ
ントロールゲート３２の残りの入力端に接続するように
構成してもよい。
【００６３】この場合、コントロールゲートは、センス
アンプ２８の出力と１つ以上のワーキングレジスタ３４
の出力を入力として論理演算を行い出力をある１つのワ
ーキングレジスタ３４に再び保持する。これにより、各
センスアンプに対応して保持する検索結果が増え、より
多くの検索処理を扱うことが可能となる。
アンプ２８の出力と１つ以上のワーキングレジスタ３４
の出力を入力として論理演算を行い出力をある１つのワ
ーキングレジスタ３４に再び保持する。これにより、各
センスアンプに対応して保持する検索結果が増え、より
多くの検索処理を扱うことが可能となる。
【００６４】
【実施形態３】本発明の上記各実施形態においては、ワ
ーキングレジスタ３４は、好ましくは、図３（Ａ）に示
すように、２つの否定ゲート（インバータ）ＩＮＶ１、
ＩＮＶ２が互いの入力端と出力端を接続してなるスタテ
ィック型ＲＡＭ（ＳＲＡＭ）のメモリセルに類似した記
憶回路（フリップフロップ）で構成される。
ーキングレジスタ３４は、好ましくは、図３（Ａ）に示
すように、２つの否定ゲート（インバータ）ＩＮＶ１、
ＩＮＶ２が互いの入力端と出力端を接続してなるスタテ
ィック型ＲＡＭ（ＳＲＡＭ）のメモリセルに類似した記
憶回路（フリップフロップ）で構成される。
【００６５】また、コントロールゲート３２は、センス
アンプ２８の出力（Ｒ（ｔ＋１））、センスアンプ２８
の出力をインバータＩＮＶ３により反転した信号（ｎｏ
ｔ（Ｒ（ｔ＋１）））、及び“０”（Ｌow）（あるいは
“１”（Ｈigh））の、３つの入力からいずれか１つを
選択して出力する２つの３入力セレクタＳＥＬ１、ＳＥ
Ｌ２（３８1，３８2）と、ワーキングレジスタ３４のフ
リップフロップを構成する２つのインバータＩＮＶ１、
ＩＮＶ２の接続点と低電位電源（Ｌow）（又は高電位電
源（Ｈigh））との間にそれぞれ接続され、ゲートが対
応するセレクタ（３８1，３８2）の出力にそれぞれ接続
された２つのＭＯＳトランジスタＭ１、Ｍ２と、から構
成することができる。図３（Ａ）においては、２つのＭ
ＯＳトランジスタＭ１、Ｍ２は共に、Ｎチャネル型で構
成され、ソースは低電位電源（ＧＮＤ）に接続されてい
る。
アンプ２８の出力（Ｒ（ｔ＋１））、センスアンプ２８
の出力をインバータＩＮＶ３により反転した信号（ｎｏ
ｔ（Ｒ（ｔ＋１）））、及び“０”（Ｌow）（あるいは
“１”（Ｈigh））の、３つの入力からいずれか１つを
選択して出力する２つの３入力セレクタＳＥＬ１、ＳＥ
Ｌ２（３８1，３８2）と、ワーキングレジスタ３４のフ
リップフロップを構成する２つのインバータＩＮＶ１、
ＩＮＶ２の接続点と低電位電源（Ｌow）（又は高電位電
源（Ｈigh））との間にそれぞれ接続され、ゲートが対
応するセレクタ（３８1，３８2）の出力にそれぞれ接続
された２つのＭＯＳトランジスタＭ１、Ｍ２と、から構
成することができる。図３（Ａ）においては、２つのＭ
ＯＳトランジスタＭ１、Ｍ２は共に、Ｎチャネル型で構
成され、ソースは低電位電源（ＧＮＤ）に接続されてい
る。
【００６６】２つのセレクタ（３８1，３８2）が適宜に
入力信号を選択することにより、この回路は、図３
（Ｂ）に示すように、様々な論理演算をセンスアンプ２
８の出力Ｒ（ｔ＋１）とワーキングレジスタ３４が保持
する値Ｒ（ｔ）との間で行い、論理演算結果を再びワー
キングレジスタ３４に保持する。
入力信号を選択することにより、この回路は、図３
（Ｂ）に示すように、様々な論理演算をセンスアンプ２
８の出力Ｒ（ｔ＋１）とワーキングレジスタ３４が保持
する値Ｒ（ｔ）との間で行い、論理演算結果を再びワー
キングレジスタ３４に保持する。
【００６７】図３（Ｂ）に示した論理演算の回路動作に
ついて以下にいくつか説明する。
ついて以下にいくつか説明する。
【００６８】図３を参照して、例えばセレクタ３８1が
センスアンプ２８の出力の反転値（ｎｏｔ（Ｒ（ｔ＋
１）））を選択し、セレクタ３８2がセンスアンプ２８
の出力（Ｒ（ｔ＋１））を選択した場合には、Ｒ（ｔ＋
１）が“１”（“０”）の時、ＭＯＳトランジスタＭ１
は非導通（導通）、ＭＯＳトランジスタＭ２は導通（非
導通）状態となり、インバータＩＮＶ１（ＩＮＶ２）の
入力端と低電位電源とが導通して“０”すなわちＬowと
なりその出力が“１”となり、その結果フリップフロッ
プの出力は“０”（“１”）に設定され、センスアンプ
２８の出力の反転論理（ｎｏｔ（Ｒ（ｔ＋１）））が出
力される。
センスアンプ２８の出力の反転値（ｎｏｔ（Ｒ（ｔ＋
１）））を選択し、セレクタ３８2がセンスアンプ２８
の出力（Ｒ（ｔ＋１））を選択した場合には、Ｒ（ｔ＋
１）が“１”（“０”）の時、ＭＯＳトランジスタＭ１
は非導通（導通）、ＭＯＳトランジスタＭ２は導通（非
導通）状態となり、インバータＩＮＶ１（ＩＮＶ２）の
入力端と低電位電源とが導通して“０”すなわちＬowと
なりその出力が“１”となり、その結果フリップフロッ
プの出力は“０”（“１”）に設定され、センスアンプ
２８の出力の反転論理（ｎｏｔ（Ｒ（ｔ＋１）））が出
力される。
【００６９】また、例えばセレクタ３８1がセンスアン
プ２８の出力の反転値（ｎｏｔ（Ｒ（ｔ＋１）））を選
択し、セレクタ３８2が“０”を選択した場合には、Ｍ
ＯＳトランジスタＭ２は常に非導通とされ、Ｒ（ｔ＋
１）が“１”の時、ＭＯＳトランジスタＭ１は非導通と
なり、ワーキングレジスタ３４の出力は前回の記憶値Ｒ
（ｔ）を保持し、Ｒ（ｔ＋１）が“０”の時、ＭＯＳト
ランジスタＭ１が導通状態となり、インバータＩＮＶ２
の入力端がＬowとなりフリップフロップの出力は
“１”、すなわちｎｏｔ（Ｒ（ｔ＋１））となり、これ
はＲ（ｔ）とｎｏｔ（Ｒ（ｔ＋１））との論理和（Ｏ
Ｒ）演算と等価となる。
プ２８の出力の反転値（ｎｏｔ（Ｒ（ｔ＋１）））を選
択し、セレクタ３８2が“０”を選択した場合には、Ｍ
ＯＳトランジスタＭ２は常に非導通とされ、Ｒ（ｔ＋
１）が“１”の時、ＭＯＳトランジスタＭ１は非導通と
なり、ワーキングレジスタ３４の出力は前回の記憶値Ｒ
（ｔ）を保持し、Ｒ（ｔ＋１）が“０”の時、ＭＯＳト
ランジスタＭ１が導通状態となり、インバータＩＮＶ２
の入力端がＬowとなりフリップフロップの出力は
“１”、すなわちｎｏｔ（Ｒ（ｔ＋１））となり、これ
はＲ（ｔ）とｎｏｔ（Ｒ（ｔ＋１））との論理和（Ｏ
Ｒ）演算と等価となる。
【００７０】さらに、例えばセレクタ３８1が“０”を
選択し、セレクタ３８2がセンスアンプ２８の出力のＲ
（ｔ＋１）を選択した場合には、ＭＯＳトランジスタＭ
１は常に非導通とされ、Ｒ（ｔ＋１）が“１”の時、Ｍ
ＯＳトランジスタＭ２が導通状態となりインバータＩＮ
Ｖ１の入力端がＬOWレベルとされワーキングレジスタ３
４の出力は“０”となり、Ｒ（ｔ＋１）が“０”の時、
ＭＯＳトランジスタＭ２は非導通となり、ワーキングレ
ジスタ３４のフリップフロップ出力は前回の記憶値Ｒ
（ｔ）を保持し、これはＲ（ｔ）とｎｏｔ（Ｒ（ｔ＋
１））との論理積（ＡＮＤ）演算と等価である（Ｒ（ｔ
＋１）が“０”の時Ｒ（ｔ）を出力する）。
選択し、セレクタ３８2がセンスアンプ２８の出力のＲ
（ｔ＋１）を選択した場合には、ＭＯＳトランジスタＭ
１は常に非導通とされ、Ｒ（ｔ＋１）が“１”の時、Ｍ
ＯＳトランジスタＭ２が導通状態となりインバータＩＮ
Ｖ１の入力端がＬOWレベルとされワーキングレジスタ３
４の出力は“０”となり、Ｒ（ｔ＋１）が“０”の時、
ＭＯＳトランジスタＭ２は非導通となり、ワーキングレ
ジスタ３４のフリップフロップ出力は前回の記憶値Ｒ
（ｔ）を保持し、これはＲ（ｔ）とｎｏｔ（Ｒ（ｔ＋
１））との論理積（ＡＮＤ）演算と等価である（Ｒ（ｔ
＋１）が“０”の時Ｒ（ｔ）を出力する）。
【００７１】また、上記したように、２つのセレクタ
（３８1，３８2）が共に“０”を選択出力した場合、Ｍ
ＯＳトランジスタＭ１，Ｍ２は共に非導通状態（オフ状
態）とされ、ワーキングレジスタ３４の出力は前回の記
憶値Ｒ（ｔ）を保持する。
（３８1，３８2）が共に“０”を選択出力した場合、Ｍ
ＯＳトランジスタＭ１，Ｍ２は共に非導通状態（オフ状
態）とされ、ワーキングレジスタ３４の出力は前回の記
憶値Ｒ（ｔ）を保持する。
【００７２】本実施形態の回路は、同等の論理演算機能
をもつ回路構成を通常のＣＭＯＳ論理で構成した場合に
比べ、素子数が少なく、大容量化、低消費電力化に好適
とされる。
をもつ回路構成を通常のＣＭＯＳ論理で構成した場合に
比べ、素子数が少なく、大容量化、低消費電力化に好適
とされる。
【００７３】
【発明の効果】以上説明したように、本発明によれば、
繰り返し検索を行い、検索センスアンプ毎に検索結果を
論理処理することにより、検索センスアンプを共有する
複数のメモリワードより構成される可変長データを検索
することができ、さらに検索式の処理を行うことができ
る連想記憶装置を提供するものであり、しかもセンスア
ンプ毎に１ビットの容量のワーキングレジスタとコント
ロールゲートを備えるだけなので従来例より面積を縮小
することができる。
繰り返し検索を行い、検索センスアンプ毎に検索結果を
論理処理することにより、検索センスアンプを共有する
複数のメモリワードより構成される可変長データを検索
することができ、さらに検索式の処理を行うことができ
る連想記憶装置を提供するものであり、しかもセンスア
ンプ毎に１ビットの容量のワーキングレジスタとコント
ロールゲートを備えるだけなので従来例より面積を縮小
することができる。
【図１】本発明に係る連想記憶装置における一致検索回
路ブロックの一実施形態の概略構成を示すブロック図で
ある。
路ブロックの一実施形態の概略構成を示すブロック図で
ある。
【図２】本発明に係る連想記憶装置における一致検索回
路ブロックの別の実施例の概略構成を示すブロック図で
ある。
路ブロックの別の実施例の概略構成を示すブロック図で
ある。
【図３】本発明の連想記憶装置のワーキングレジスタと
コントロールゲートの概略構成を示す回路図である。
コントロールゲートの概略構成を示す回路図である。
【図４】従来の連想記憶装置の一致検索回路ブロックの
別の実施例の概略構成を示すブロック図である。
別の実施例の概略構成を示すブロック図である。
【図５】従来の連想記憶装置の構成の概略を示すブロッ
ク図である。
ク図である。
【図６】従来の連想記憶装置における論理アドレス構成
を説明する図である。
を説明する図である。
１０ 連想記憶装置（連想メモリ装置） １２ 連想メモリアレイ １４ データアンドマスク駆動ブロック １６ アドレスデコーダ １８ 一致検索回路ブロック ２０ アドレスエンコーダ ２２、２２１、２２ｎ 一致検索回路 ２６ メモリワード ２８ センスアンプ ３０、３０1、３０2、３０n 一致検索線 ３２、３２1、３２2、３２n コントロールゲート ３４、３４1、３４2、３４n ワーキングレジスタ ３６、３６11、３６21、３６31、３６41、３６1n、３６
2n、３６3n、３６4nデータレジスタ ３８1、３８2 ３入力セレクタ
2n、３６3n、３６4nデータレジスタ ３８1、３８2 ３入力セレクタ
Claims (6)
- 【請求項１】複数のメモリアドレス毎に分割された論理
アドレスメモリブロックと、 これらの論理アドレスメモリブロックの同順位の複数の
論理アドレスのメモリワードに対して１つ設けられた一
致検索センスアンプと、 前記一致検索センスアンプに対応して設けられ前記論理
アドレスメモリブロックに時系列で入力される検索デー
タＤ（ｔ）の検索結果Ｒ（ｔ）を各々のメモリアドレス
毎に保持する保持手段と、 前記一致検索センスアンプに対応して設けられ前記保持
手段により保持された検索結果Ｒ（ｔ）と次の検索デー
タＤ（ｔ＋１）の検索結果Ｒ（ｔ＋１）との論理演算を
行う論理処理手段と、 を有し、 前記一致検索センスアンプの出力を前記論理処理手段の
入力に接続し、 前記保持手段の出力を前記論理処理手段の他の入力に接
続し、 前記論理処理手段の出力を前記保持手段の入力に接続
し、 検索を行う場合には、前記複数の論理アドレスメモリブ
ロックのある論理アドレスメモリブロックの全てのメモ
リワードに対し一括して検索データＤ（ｔ＋１）で検索
し、 前記一致検索センスアンプにて検出した検索結果Ｒ（ｔ
＋１）と前記保持手段の保持する検索結果Ｒ（ｔ）との
論理演算結果Ｒｅを新たに前記保持手段に保持する、 ことを特徴とする連想記憶装置。 - 【請求項２】前記一致検索センスアンプの各々に対応し
て前記保持手段を１又は複数備え、 前記一致検索センスアンプの出力を前記論理手段の一の
入力に接続し、 １又は複数の前記保持手段の出力を前記論理処理手段の
残りの１又は複数の入力にそれぞれ接続することを特徴
とする請求項１記載の連想記憶装置。 - 【請求項３】前記保持手段が、２つの否定ゲートの入力
端と出力端を互いに接続してなる記憶回路を有し、 前記論理処理手段が、前記一致検索センスアンプの出
力、前記一致検索センスアンプの出力の論理否定、及び
予め定めた論理値からなる、少なくとも３つの入力から
１つを選択して出力する３入力選択回路を二つ備え、 前記３入力選択回路と対応して設けられ、前記記憶回路
の入出力端と電源との間にそれぞれ挿入され、且つ対応
する前記３入力選択回路の出力を制御端子に入力する２
つのスイッチ用トランジスタを有することを特徴とする
請求項１記載の連想記憶装置。 - 【請求項４】前記スイッチ用トランジスタがＭＯＳトラ
ンジスタからなることを特徴とする請求項３記載の連想
記憶装置。 - 【請求項５】前記論理処理手段が予め定められた同一の
論理演算を行うように制御されることを特徴とする請求
項１記載の連想記憶装置。 - 【請求項６】検索時に、複数のメモリワードで共有する
一つの一致検索センスアンプが検出した今回の検算デー
タの検索結果を入力するコントロールゲートが、前記一
致検索センスアンプに対応して設けられ検索データの検
索結果を各々のメモリアドレス毎に保持するワーキング
レジスタが保持する前回の検索結果と、前記今回の検索
結果と、に対して所定の論理演算を施し、論理演算結果
を前記ワーキングレジスタが保持するように構成したこ
とを特徴とする連想記憶装置。
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|---|---|---|---|
| JP7248676A JP2812262B2 (ja) | 1995-08-31 | 1995-08-31 | 連想記憶装置 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7248676A JP2812262B2 (ja) | 1995-08-31 | 1995-08-31 | 連想記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0973793A true JPH0973793A (ja) | 1997-03-18 |
| JP2812262B2 JP2812262B2 (ja) | 1998-10-22 |
Family
ID=17181685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7248676A Expired - Lifetime JP2812262B2 (ja) | 1995-08-31 | 1995-08-31 | 連想記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5787458A (ja) |
| JP (1) | JP2812262B2 (ja) |
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