JPH0652340A - プログラムの可能な多層神経回路網 - Google Patents
プログラムの可能な多層神経回路網Info
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- JPH0652340A JPH0652340A JP5123855A JP12385593A JPH0652340A JP H0652340 A JPH0652340 A JP H0652340A JP 5123855 A JP5123855 A JP 5123855A JP 12385593 A JP12385593 A JP 12385593A JP H0652340 A JPH0652340 A JP H0652340A
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- neural network
- synapse
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- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
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- G—PHYSICS
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- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
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- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
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- Read Only Memory (AREA)
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Abstract
(57)【要約】
【目的】 プログラムの可能な多層神経回路網を提供す
る。 【構成】 望む機能を遂行させる各々のシナプスの加重
値を貯蔵する加重値貯蔵手段と、前記貯蔵手段に貯蔵さ
れた値をそれぞれのシナプスに伝達するためのインタフ
ェ−ス手段と、前記加重値貯蔵手段からの加重値を有す
るようプログラムし望む出力を出力するための多層神経
回路網手段を備える。 【効果】 これにより、種々の機能が遂行できるようプ
ログラムが可能である。
る。 【構成】 望む機能を遂行させる各々のシナプスの加重
値を貯蔵する加重値貯蔵手段と、前記貯蔵手段に貯蔵さ
れた値をそれぞれのシナプスに伝達するためのインタフ
ェ−ス手段と、前記加重値貯蔵手段からの加重値を有す
るようプログラムし望む出力を出力するための多層神経
回路網手段を備える。 【効果】 これにより、種々の機能が遂行できるようプ
ログラムが可能である。
Description
【０００１】
【産業上の利用分野】本発明は神経回路網に係り、特に
多層神経回路網に関する。
多層神経回路網に関する。
【０００２】
【従来の技術】一般的に多層神経回路網は学習により得
られたシナプス加重値をそれぞれのシナプスが有するよ
う設計することにより望む機能を遂行させる。即ち、一
つの製造された多層神経回路網は一つの機能のみを遂行
することができた。それで、多層神経回路網を利用して
認識システムを具現するのには限界があった。
られたシナプス加重値をそれぞれのシナプスが有するよ
う設計することにより望む機能を遂行させる。即ち、一
つの製造された多層神経回路網は一つの機能のみを遂行
することができた。それで、多層神経回路網を利用して
認識システムを具現するのには限界があった。
【０００３】
【発明が解決しようとする課題】本発明の目的は一つの
多層神経回路網が使用者により多数の機能の遂行できる
プログラム可能な多層神経回路網を提供することであ
る。
多層神経回路網が使用者により多数の機能の遂行できる
プログラム可能な多層神経回路網を提供することであ
る。
【０００４】
【課題を解決するための手段】前記の目的を達成するた
めに本発明によるプログラムの可能な多層神経回路網は
望む機能を遂行させるそれぞれのシナプスの加重値を貯
蔵する加重値貯蔵手段と、前記貯蔵手段に貯蔵された値
を各々のシナプスに伝達するためのインタフェ−ス手段
と、前記加重値貯蔵手段からの加重値を有するようプロ
グラムし望む出力を出力するための多層神経回路網手段
を具備することを特徴とする。
めに本発明によるプログラムの可能な多層神経回路網は
望む機能を遂行させるそれぞれのシナプスの加重値を貯
蔵する加重値貯蔵手段と、前記貯蔵手段に貯蔵された値
を各々のシナプスに伝達するためのインタフェ−ス手段
と、前記加重値貯蔵手段からの加重値を有するようプロ
グラムし望む出力を出力するための多層神経回路網手段
を具備することを特徴とする。
【０００５】
【作用】多層神経回路のシナプス加重値を調節し、入力
に対する望む出力を出すようプログラムできる。
に対する望む出力を出すようプログラムできる。
【０００６】
【実施例】以下、添付した図面に基づき本発明を詳細に
説明する。図１は本発明の一実施例によるプログラム可
能な多層神経回路網のブロック図である。図１におい
て、学習された結果の加重値を貯蔵し前記貯蔵された加
重値をそれぞれのシナプスに伝達するためのメモリ１
０、前記メモリ１０の該当するアドレスを発生するため
のアドレス発生回路２０、前記アドレス発生回路２０の
出力信号を入力しデコ−ドして列アドレス信号を発生す
るための６対６４列アドレスデコ−ダ−３０、前記アド
レス発生回路２０の出力信号を入力しデコ−ドして行ア
ドレス信号を発生するための５対３２行アドレスデコ−
ダ−４０と、前記列アドレスデコ−ダ−３０と行アドレ
スデコ−ダ−４０により選択され前記メモリ１０に貯蔵
された加重値を有するシナプスからなる多層神経回路網
５０、前記各シナプスの値を出力するためのニュ−ロン
６０から構成されている。
説明する。図１は本発明の一実施例によるプログラム可
能な多層神経回路網のブロック図である。図１におい
て、学習された結果の加重値を貯蔵し前記貯蔵された加
重値をそれぞれのシナプスに伝達するためのメモリ１
０、前記メモリ１０の該当するアドレスを発生するため
のアドレス発生回路２０、前記アドレス発生回路２０の
出力信号を入力しデコ−ドして列アドレス信号を発生す
るための６対６４列アドレスデコ−ダ−３０、前記アド
レス発生回路２０の出力信号を入力しデコ−ドして行ア
ドレス信号を発生するための５対３２行アドレスデコ−
ダ−４０と、前記列アドレスデコ−ダ−３０と行アドレ
スデコ−ダ−４０により選択され前記メモリ１０に貯蔵
された加重値を有するシナプスからなる多層神経回路網
５０、前記各シナプスの値を出力するためのニュ−ロン
６０から構成されている。
【０００７】そして前記各シナプスは６対６４列アドレ
スデコ−ダ−３０と５対３２行アドレスデコ−ダ−４０
からの出力信号を入力する NORゲ−ト７０、前記 NORゲ
−ト７０の出力信号に応答して動作し前記メモリ１０に
貯蔵された加重値を貯蔵するＤラッチ８０（前記Ｄラッ
チ回路８０の最上位ビットは符号を貯蔵するための符号
ビットであり、残りのビットは大きさビットを表す）。
入力デ−タとイネ−ブル信号及び前記符号ビット信号が
０である場合に応答し前記Ｄラッチ回路８０に貯蔵され
た信号を出力するためのNANDゲ−ト９０、入力デ−タと
イネ−ブル信号及び前記符号ビット信号が１である場合
に応答し前記Ｄラッチ回路８０に貯蔵された信号を出力
するための ANDゲ−ト１００、前記NANDゲ−ト９０の出
力信号によってイネ−ブルされるシナプスPMOSトランジ
スタ１１０、前記 ANDゲ−ト１００の出力信号によりイ
ネ−ブルされるシナプスNMOSトランジスタ１２０から構
成されている。前記構成で前記８ビットで構成された多
層神経回路網を一つでなく複数個連結し構成することも
可能である。又、回路が一つのチップに集積化される時
前記多層神経回路網を除いた他の回路構成は外部に別に
構成しても関係ない。
スデコ−ダ−３０と５対３２行アドレスデコ−ダ−４０
からの出力信号を入力する NORゲ−ト７０、前記 NORゲ
−ト７０の出力信号に応答して動作し前記メモリ１０に
貯蔵された加重値を貯蔵するＤラッチ８０（前記Ｄラッ
チ回路８０の最上位ビットは符号を貯蔵するための符号
ビットであり、残りのビットは大きさビットを表す）。
入力デ−タとイネ−ブル信号及び前記符号ビット信号が
０である場合に応答し前記Ｄラッチ回路８０に貯蔵され
た信号を出力するためのNANDゲ−ト９０、入力デ−タと
イネ−ブル信号及び前記符号ビット信号が１である場合
に応答し前記Ｄラッチ回路８０に貯蔵された信号を出力
するための ANDゲ−ト１００、前記NANDゲ−ト９０の出
力信号によってイネ−ブルされるシナプスPMOSトランジ
スタ１１０、前記 ANDゲ−ト１００の出力信号によりイ
ネ−ブルされるシナプスNMOSトランジスタ１２０から構
成されている。前記構成で前記８ビットで構成された多
層神経回路網を一つでなく複数個連結し構成することも
可能である。又、回路が一つのチップに集積化される時
前記多層神経回路網を除いた他の回路構成は外部に別に
構成しても関係ない。
【０００８】前記構成は次のように動作する。 第１段階；学習により得られた加重値をチップ選択信号
とライトイネ−ブル信号に応答しアドレス発生回路２０
によって選択されたアドレスに該当するメモリ１０に貯
蔵する。 第２段階；リ−ドイネ−ブル信号に応答し前記アドレス
発生回路２０の出力信号により選択されたアドレスに該
当するメモリ１０に貯蔵されたデ−タをＤラッチ回路８
０にラッチさせる。同時に前記アドレス発生回路２０の
出力信号を前記行アドレスデコ−ダ−４０と前記列アド
レスデコ−ダ−３０に入力しデコ−ドして一つのシナプ
スを選択する。
とライトイネ−ブル信号に応答しアドレス発生回路２０
によって選択されたアドレスに該当するメモリ１０に貯
蔵する。 第２段階；リ−ドイネ−ブル信号に応答し前記アドレス
発生回路２０の出力信号により選択されたアドレスに該
当するメモリ１０に貯蔵されたデ−タをＤラッチ回路８
０にラッチさせる。同時に前記アドレス発生回路２０の
出力信号を前記行アドレスデコ−ダ−４０と前記列アド
レスデコ−ダ−３０に入力しデコ−ドして一つのシナプ
スを選択する。
【０００９】第３段階；前記行アドレスデコ−ダ−４０
と前記列アドレスデコ−ダ−３０の出力があれば前記Ｄ
ラッチ回路８０に貯蔵されたデ−タが出力される。同時
にNANDゲ−ト９０や ANDゲ−ト１００は入力デ−タとイ
ネ−ブル信号を入力しその出力をイネ−ブルして前記シ
ナプスPMOSトランジスタ１１０やシナプスNMOSトランジ
スタ１２０が適切な加重値が持てる。このようにしてプ
ログラム可能な多層神経回路網が具現できる。
と前記列アドレスデコ−ダ−３０の出力があれば前記Ｄ
ラッチ回路８０に貯蔵されたデ−タが出力される。同時
にNANDゲ−ト９０や ANDゲ−ト１００は入力デ−タとイ
ネ−ブル信号を入力しその出力をイネ−ブルして前記シ
ナプスPMOSトランジスタ１１０やシナプスNMOSトランジ
スタ１２０が適切な加重値が持てる。このようにしてプ
ログラム可能な多層神経回路網が具現できる。
【００１０】図２は図１のシナプス MOSトランジスタを
具現した回路を示す。図２において、各々大きさが１、
２、４、８、１６、３２、６４、１２８であるシナプス
PMOSトランジスタとシナプスNMOSトランジスタのドレイ
ン電極を共通接続し前記シナプスPMOSトランジスタのソ
−ス電極は電源電圧に連結しゲ−ト電極で第１入力信号
（Ｉ1 〜Ｉ8 ）を入力し前記シナプスNMOSトランジスタ
のソ−ス電極は接地電圧に連結しゲ−ト電極で第２入力
信号（Ｉ1 ’〜Ｉ8 ’）を入力し前記ドレイン共通点を
通じた出力信号をニュ−ロン１５０を通じて出力する。
具現した回路を示す。図２において、各々大きさが１、
２、４、８、１６、３２、６４、１２８であるシナプス
PMOSトランジスタとシナプスNMOSトランジスタのドレイ
ン電極を共通接続し前記シナプスPMOSトランジスタのソ
−ス電極は電源電圧に連結しゲ−ト電極で第１入力信号
（Ｉ1 〜Ｉ8 ）を入力し前記シナプスNMOSトランジスタ
のソ−ス電極は接地電圧に連結しゲ−ト電極で第２入力
信号（Ｉ1 ’〜Ｉ8 ’）を入力し前記ドレイン共通点を
通じた出力信号をニュ−ロン１５０を通じて出力する。
【００１１】図３は図１に使用される８ビット３入力NA
NDゲ−トを表す。図３において入力信号ＩＮとイネ−ブ
ル信号ＥＮに応答し８ビットのデ−タを各々入力するた
めの八つのNANDゲ−トから構成されている。図３に示し
た回路は入力信号ＩＮとイネ−ブル信号ＥＮが“ロ−”
レベルである場合にNANDゲ−トに入力されるデ−タが
“ロ−”レベルなら“ハイ”レベルが出力され“ハイ”
レベルなら“ロ−”レベルが出力される。
NDゲ−トを表す。図３において入力信号ＩＮとイネ−ブ
ル信号ＥＮに応答し８ビットのデ−タを各々入力するた
めの八つのNANDゲ−トから構成されている。図３に示し
た回路は入力信号ＩＮとイネ−ブル信号ＥＮが“ロ−”
レベルである場合にNANDゲ−トに入力されるデ−タが
“ロ−”レベルなら“ハイ”レベルが出力され“ハイ”
レベルなら“ロ−”レベルが出力される。
【００１２】図４は８ビットＤラッチ回路の構成を示
す。図４において、８ビットラッチ回路のそれぞれのビ
ットは制御信号を反転するためのインバ−タ−２００、
前記インバ−タ−２００の反転された信号を入力して反
転するためのインバ−タ−２０１、前記インバ−タ−２
００とインバ−タ−２０１の出力信号に制御され入力信
号を伝送するためのCMOS伝送ゲ−ト２０２、前記CMOS伝
送ゲ−ト２０２の出力信号とリセット信号ＣＤを入力す
るNANDゲ−ト２０３、前記NANDゲ−ト２０３の出力信号
を反転するインバ−タ−２０４、前記インバ−タ−２０
０とインバ−タ−２０１の出力信号に応答し前記CMOS伝
送ゲ−ト２０２の出力信号を伝送するためのCMOS伝送ゲ
−ト２０５から構成されている。それで前記入力される
デ−タをラッチして出力する。
す。図４において、８ビットラッチ回路のそれぞれのビ
ットは制御信号を反転するためのインバ−タ−２００、
前記インバ−タ−２００の反転された信号を入力して反
転するためのインバ−タ−２０１、前記インバ−タ−２
００とインバ−タ−２０１の出力信号に制御され入力信
号を伝送するためのCMOS伝送ゲ−ト２０２、前記CMOS伝
送ゲ−ト２０２の出力信号とリセット信号ＣＤを入力す
るNANDゲ−ト２０３、前記NANDゲ−ト２０３の出力信号
を反転するインバ−タ−２０４、前記インバ−タ−２０
０とインバ−タ−２０１の出力信号に応答し前記CMOS伝
送ゲ−ト２０２の出力信号を伝送するためのCMOS伝送ゲ
−ト２０５から構成されている。それで前記入力される
デ−タをラッチして出力する。
【００１３】図５は図１の回路の５対３２列アドレスデ
コ−ダ−を示す。図５において、五つのアドレス信号と
反転されたアドレス信号を入力しその中の一つの出力の
みをイネ−ブルさせる５入力NANDゲ−トから構成されて
いる。図６は図１の回路の６対６４行アドレスデコ−ダ
−を示す。図６において、六つのアドレス信号と反転さ
れたアドレス信号を入力しその中の一つの出力のみをイ
ネ−ブルさせる６入力NANDゲ−トから構成されている。
コ−ダ−を示す。図５において、五つのアドレス信号と
反転されたアドレス信号を入力しその中の一つの出力の
みをイネ−ブルさせる５入力NANDゲ−トから構成されて
いる。図６は図１の回路の６対６４行アドレスデコ−ダ
−を示す。図６において、六つのアドレス信号と反転さ
れたアドレス信号を入力しその中の一つの出力のみをイ
ネ−ブルさせる６入力NANDゲ−トから構成されている。
【００１４】前記ラッチ回路やデコ−ダ−回路は一般に
使用されるどんな回路を用いても関係ない。従って、本
発明は次のような長所がある。第１、音声や文字を認識
する認識回路に使用すれば望ましい。第２、入力と出力
に対するどんな機能でも満足させ得るようプログラムが
可能である。即ち、様々な機能が遂行できる。
使用されるどんな回路を用いても関係ない。従って、本
発明は次のような長所がある。第１、音声や文字を認識
する認識回路に使用すれば望ましい。第２、入力と出力
に対するどんな機能でも満足させ得るようプログラムが
可能である。即ち、様々な機能が遂行できる。
【図１】本発明による一実施例の８ビットシナプス値の
ための使用者によりプログラム可能な多層神経回路網の
ブロック図である。
ための使用者によりプログラム可能な多層神経回路網の
ブロック図である。
【図２】図１に示した多層神経回路網に使用される８ビ
ット神経大きさの比較器を示すである。
ット神経大きさの比較器を示すである。
【図３】図１に示した多層神経回路網に使用される８ビ
ット３入力NANDゲ−トを示す図である。
ット３入力NANDゲ−トを示す図である。
【図４】図１に示した多層神経回路網に使用される８ビ
ットＤラッチを示す図である。
ットＤラッチを示す図である。
【図５】図１に示した多層神経回路網に使用される５対
３２列デコ−ダ−を示す図である。
３２列デコ−ダ−を示す図である。
【図６】図１に示した多層神経回路網に使用される６対
６４行デコ−ダ−を示す図である。
６４行デコ−ダ−を示す図である。
１０ メモリ ２０ アドレス発生回路 ３０，４０ アドレスデコーダー ５０ 多層関係回路網 ６０ ニューロン ７０ NOR ゲート ８０ Ｄラッチ回路 ９０，２０３ NANDゲート １００ AND ゲート １１０ シナプスPMOSトランジスタ １２０ シナプスNMOSトランジスタ ２００，２０１，２０４ インバーター ２０２，２０５ CMOS伝送ゲート
フロントページの続き (72)発明者 李 景 勳 大韓民国慶尚北道迎日郡烏川邑文徳４里 186番地
Claims (6)
- 【請求項１】 望む機能を遂行させる各々のシナプスの
加重値を貯蔵する加重値貯蔵手段と、 前記貯蔵手段に貯蔵された値をそれぞれのシナプスに伝
達するためのインタフェ−ス手段と、 前記加重値貯蔵手段からの加重値を有するようプログラ
ムし望む出力を出力するための多層神経回路網手段を備
えることを特徴とするプログラムの可能な多層神経回路
網。 - 【請求項２】 前記貯蔵手段は、 前記貯蔵手段のアドレスを指定するためのアドレス指定
計数器と、 前記計数器により指定されたアドレスに外部から入力さ
れる加重値を入力するための読み取り及び書き込みの可
能なメモリを具備することを特徴とする請求項１記載の
多層神経回路網。 - 【請求項３】 前記インタフェ−ス手段は、 前記多層神経回路網の各々の該当する行アドレスを指定
するための行アドレス指定デコ−ダ−と、 前記多層神経回路網の各々の該当する列アドレスを指定
するための列アドレス指定デコ−ダ−を具備することを
特徴とする請求項１記載の多層神経回路網。 - 【請求項４】 前記多層神経回路網の各々のアドレスに
該当するセルは、 加重値の値ををポジティブにする複数個のPMOSトランジ
スタから構成されたシナプスPMOSトランジスタと、 加重値の値をネガチブにする複数個のNMOSトランジスタ
から構成されたシナプスNMOSトランジスタと、 前記インタフェ−ス手段の出力信号に応答するクロック
が印加され前記メモリに貯蔵された加重値デ−タを入力
するラッチ回路。外部からのイネ−ブル信号と入力デ−
タ信号に応答し前記ラッチ回路に貯蔵された加重値を前
記シナプスPMOSトランジスタや前記シナプスNMOSトラン
ジスタに伝達するためのゲ−ト回路を具備することを特
徴とする請求項３記載のプログラムの可能な多層神経回
路網。 - 【請求項５】 前記シナプスPMOSトランジスタは長さの
異なる複数個のゲ−トを一つのトランジスタに形成する
ことを特徴とする請求項４記載のプログラムの可能な多
層神経回路網。 - 【請求項６】 前記シナプスNMOSトランジスタは長さの
異なる複数個のゲ−トを一つのトランジスタに形成する
ことを特徴とする請求項４記載のプログラムの可能な多
層神経回路網。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920009480A KR960013367B1 (ko) | 1992-05-30 | 1992-05-30 | 프로그램이 가능한 다층 신경회로망 |
| KR9480/1992 | 1992-05-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0652340A true JPH0652340A (ja) | 1994-02-25 |
| JP3550163B2 JP3550163B2 (ja) | 2004-08-04 |
Family
ID=19334023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12385593A Expired - Fee Related JP3550163B2 (ja) | 1992-05-30 | 1993-05-26 | プログラムの可能な多層神経回路網 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5448682A (ja) |
| JP (1) | JP3550163B2 (ja) |
| KR (1) | KR960013367B1 (ja) |
| DE (1) | DE4317993A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4105952C2 (de) * | 1991-02-26 | 2002-11-07 | Koenig & Bauer Ag | Vorrichtung zur Nachbehandlung inline lackierter Druckbogen |
| KR101522955B1 (ko) * | 2015-01-19 | 2015-05-28 | 에이치제이산전(주) | 결상 보호 차단기 |
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| JP3278080B2 (ja) * | 1993-02-22 | 2002-04-30 | 直 柴田 | 半導体集積回路 |
| KR970007006B1 (ko) * | 1993-08-31 | 1997-05-01 | 한국전자통신연구원 | 인공 신경 회로와 패턴 분리 및 인식용 발진 신경 망의 구조 |
| KR0185754B1 (ko) * | 1994-02-02 | 1999-05-15 | 정호선 | 맵핑회로와 이를 이용한 혼돈 신경망 |
| KR100250977B1 (ko) * | 1997-10-16 | 2000-04-15 | 이계철 | 신경망 칩을 이용한 고속 패킷 스위치 제어기와이를 이용한 교환기 |
| US8676734B2 (en) * | 2010-07-07 | 2014-03-18 | Qualcomm, Incorporated | Methods and systems for replaceable synaptic weight storage in neuro-processors |
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| US5101361A (en) * | 1989-09-29 | 1992-03-31 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Analog hardware for delta-backpropagation neural networks |
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1992
- 1992-05-30 KR KR1019920009480A patent/KR960013367B1/ko not_active IP Right Cessation
-
1993
- 1993-05-26 JP JP12385593A patent/JP3550163B2/ja not_active Expired - Fee Related
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