JPH07182874A - 半導体メモリセル回路およびメモリセルアレイ - Google Patents

半導体メモリセル回路およびメモリセルアレイ

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JPH07182874A
JPH07182874A JP32757893A JP32757893A JPH07182874A JP H07182874 A JPH07182874 A JP H07182874A JP 32757893 A JP32757893 A JP 32757893A JP 32757893 A JP32757893 A JP 32757893A JP H07182874 A JPH07182874 A JP H07182874A
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memory cell
circuit
semiconductor memory
bit
input
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一雅 鬼追
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泰章 岩瀬
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    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements

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Abstract

(57)【要約】 【目的】 記憶データに対して同時並列に演算を実行で
きるメモリセル回路を提供する。 【構成】 ビット記憶部２６およびトランジスタ２７,
２８は記憶データを記憶する。トランジスタ２９〜３２
はビット線対２２,２３からの入力データと記憶部から
の記憶データとの排他的論理和およびその否定を演算す
る。トランジスタ３３,３６は入力側キャリー線２５か
らの桁上げ信号Ｃiに基づいて上位ビットへの桁上げ信
号Ｃoを生成する。トランジスタ３４,３５は下位ビット
からの桁上げ信号Ｃiに基づいて和信号Ｓを生成する。
このような全加算機能を有するメモリセル回路２１を格
子状に配列して、列方向のメモリセル回路を共通のビッ
ト線対に接続する一方、行方向のメモリセル回路におけ
る出力側キャリー線と入力側キャリー線を接続すること
によって、同時並列に演算を実行できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体メモリセル回
路およびメモリセルアレイの改良に関する。
【０００２】
【従来の技術】従来、内部番地付けメモリのメモリセル
回路として図１０に示すようなものがある。このメモリ
セル回路１は、ビット線対２,３に与えられた電位とビ
ット記憶部６の保持電位との一致/不一致を判定するメ
モリセル回路である。
【０００３】ここで、端子１２の電位が高電位である状
態を“ビット記憶Ｈ"と表す一方、端子１３の電位が高
電位である状態を“ビット記憶Ｌ"と表すことにする。
さらに、ビット線２の電位が高電位であってビット線３
の電位が低電位である状態を“ビット入力Ｈ"と呼び、
逆にビット線２の電位が低電位であってビット線３の電
位が高電位である状態を“ビット入力Ｌ"と呼ぶことに
する。
【０００４】いま、上記ビット記憶の内容と上記ビット
入力の内容とが異なる場合には、トランジスタ９,１０
のうち高電位となったビット線に接続されている方のト
ランジスタが導通する。したがって、トランジスタ１１
のゲートが高電位となってトランジスタ１１は導通す
る。一方、ビット記憶の内容とビット入力の内容とが一
致する場合には、トランジスタ９,１０のうち低電位と
なったビット線に接続されている方のトランジスタが導
通する。したがって、トランジスタ１１のゲートが低電
位となってトランジスタ１１は遮断状態となる。そし
て、このトランジスタ１１に接続されている一致線５は
予め高電位に充電されているので、ビット線対２,３に
与えられた電位(ビット入力の内容)とビット記憶部６の
保持電位(ビット記憶の内容)とが一致する場合には一致
線５は高電位を保持する一方、不一致の場合には一致線
５は低電位に引き落とされることになる。
【０００５】図１１は、図１０に示すようなメモリセル
回路１をｎ×ｍ個(ｎ,ｍは共に正の整数)格子状に配置
したメモリセルアレイの構造を示す。尚、個々のメモリ
セル回路１をＣ11〜Ｃnmで表している。つまり、このメ
モリセルアレイはｍビットから成る語をｎ語記憶できる
のである。
【０００６】上記構成のメモリセルアレイにおいて、ビ
ット線２1・３1,２2・３2,…,２m・３mに入力された検索デ
ータ(入力データ)に対して一致する語を検索する場合に
は、次のように動作する。すなわち、ビット線２1・３1
〜２m・３mに検索データが入力されると、上記格子の行
を成すｍ個のメモリセル回路Ｃk1〜Ｃkm(ｋ＝１〜ｎ)の
夫々において、図１０で説明したようなビット記憶とビ
ット入力との一致/不一致の検査が実施される。そし
て、ｍ個総てのメモリセル回路１においてビット記憶と
ビット入力とが一致すると対応する一致線５kは高電位
を保持して応答出力として出力される。
【０００７】上記メモリセルアレイにおいては、ビット
線対２1,３1に入力されたビット入力はＣ11からＣn1ま
でのｎ個のメモリセル回路１に同時並列的に与えられ
る。したがって、総てのワード線４1〜４nを接地して総
てのビット線２1・３1,２2・３2,…,２m・３mに検査データ
を入力することによって、一回の操作で一致線５1〜５n
から出力されたｎビットの応答出力の内容に基づいて入
力された検索データに一致する語を検索することができ
るのである。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来の内容番地付けメモリのメモリセル回路を用いたメモ
リセルアレイには以下のような問題がある。
【０００９】すなわち、上述のように、入力された検索
データに一致する語を検索する場合には、ビット線２1・
３1〜２m・３mを通じてｍビットの検索データとｎ個の語
との並列比較を実施できるので問題はない。また、一致
線５1〜５nの夫々からの出力される一致信号Ｓkは一語
に就いて一致あるいは不一致を表す１ビットでよいの
で、上記ｎビットの応答出力に対してメモリセルアレイ
外部において一括処理を行っても問題はない。
【００１０】ところが、上記ビット線２1・３1〜２m・３m
への入力はｍビットの２進数を表しており、行方向に配
列されたｍ個のメモリセル回路１の夫々に格納されてい
るビット記憶と上記各２進数との演算を実行する場合に
は、アドレス入力によってワード線４kを指定すること
によってｍ個のビット記憶をメモリセルアレイの外部に
順次読み出して、外部の演算装置によって入力された２
進数との演算を実施しなければならない。したがって、
ｍ個のビット記憶で表される語一語づつ逐次的にしか処
理できず、時間が掛かるという問題がある。
【００１１】そこで、この発明の目的は、第１には、入
力データと記憶データとの間の数値演算を行う際に複数
の記憶データに対して同時並列に演算を実行できるメモ
リセル回路およびメモリセルアレイを提供することにあ
る。また、第２には、演算結果を同時並列に記憶回路に
格納できるメモリセル回路およびメモリセルアレイを提
供することにある。また、第３には、高速且つ安定して
全加算を実施できるメモリセル回路およびメモリセルア
レイを提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に係る発明は、スタティックな記憶回路を
有する半導体メモリセル回路において、ビット線および
上記記憶回路に接続されると共に、演算結果出力端子を
有して、上記ビット線から入力された入力データと上記
記憶回路に記憶された記憶データとの１ビットの算術演
算あるいは論理演算を実行し、演算結果を上記演算結果
出力端子から出力する演算回路を備えたことを特徴とし
ている。
【００１３】また、請求項２に係る発明は、請求項１に
係る発明の半導体メモリセル回路において、上記演算回
路は、桁上げ信号入力端子および桁上げ信号出力端子を
有すると共に、上記ビット線から入力された入力データ
と上記記憶回路に記憶された記憶データと上記桁上げ信
号入力端子から入力された桁上げ信号とに基づいて１ビ
ットの加算演算を実行し,和信号を生成して上記演算結
果出力端子から出力する和信号生成回路と、上記入力デ
ータと記憶データと桁上げ信号とに基づいて上位ビット
への桁上げ信号を生成し,上記桁上げ信号出力端子から
出力する桁上げ信号生成回路を備えたことを特徴として
いる。
【００１４】また、請求項３に係る発明のメモリセルア
レイは、請求項１に係る発明の半導体メモリセル回路を
格子状に配列すると共に、上記格子の列を成す複数の半
導体メモリセル回路を同一のビット線に接続したことを
特徴としている。
【００１５】また、請求項４に係る発明のメモリセルア
レイは、請求項２に係る発明の半導体メモリセル回路を
格子状に配列すると共に、上記格子の列を成す複数の半
導体メモリセル回路を同一のビット線に接続する一方、
上記格子の行を成して互いに隣接する半導体メモリセル
回路における下位ビット側の半導体メモリセル回路の上
記桁上げ信号出力端子と上位ビット側の半導体メモリセ
ル回路の桁上げ信号入力端子とを接続したことを特徴と
している。
【００１６】また、請求項５に係る発明は、請求項３あ
るいは請求項４に係る発明のメモリセルアレイにおい
て、上記格子状に配列された各半導体メモリセル回路に
おける上記演算結果出力端子に接続されて、対応する半
導体メモリセル回路における上記演算回路からの演算結
果を格納するシフトレジスタを備えたことを特徴として
いる。
【００１７】また、請求項６に係る発明は、請求項１に
係る発明の半導体メモリセル回路において、上記記憶回
路は書込データ入力端子を有して、この書込データ入力
端子から入力される書込データによって記憶データを書
き換えることが可能であることを特徴としている。
【００１８】また、請求項７に係る発明は、請求項２に
係る発明の半導体メモリセル回路において、上記演算回
路は書込データ入力端子を有して、この書込データ入力
端子から入力される書込データによって記憶データを書
き換えることが可能であることを特徴としている。
【００１９】また、請求項８に係る発明は、請求項７に
係る発明の半導体メモリセル回路において、上記演算回
路は上記記憶回路からの信号によってオン/オフ制御さ
れるトランジスタを有すると共に,このトランジスタを
含む総ての回路素子は対象に且つ相補的に動作するよう
に配置されており、上記記憶回路に記憶された記憶デー
タを用いて上記演算回路によって１ビットの加算演算を
実行するに際しては、上記記憶回路から演算回路に入力
される信号は上記トランジスタのゲートのみに入力さ
れ、上記演算回路は相補的に動作して演算を実行するこ
とを特徴としている。
【００２０】また、請求項９に係る発明は、請求項６に
係る発明の半導体メモリセル回路を格子状に配列し、上
記格子の列を成す複数の半導体メモリセル回路を同一の
ビット線に接続すると共に、上記格子の列を成して互い
に隣接する半導体メモリセル回路における一方の半導体
メモリセル回路の上記演算結果出力端子と他方の半導体
メモリセル回路の上記書込データ入力端子を接続したこ
とを特徴としている。
【００２１】また、請求項１０に係る発明は、請求項７
又は請求項８に係る発明の半導体メモリセル回路を格子
状に配列し、上記格子の列を成す複数の半導体メモリセ
ル回路を同一のビット線に接続すると共に、上記格子の
列を成して互いに隣接する半導体メモリセル回路におけ
る一方の半導体メモリセル回路の上記演算結果出力端子
と他方の半導体メモリセル回路の上記書込データ入力端
子とを接続する一方、上記格子の行を成して互いに隣接
する半導体メモリセル回路における下位ビット側の半導
体メモリセル回路の上記桁上げ信号出力端子と上位ビッ
ト側の半導体メモリセル回路の上記桁上げ信号入力端子
とを接続したことを特徴としている。
【００２２】
【作用】請求項１に係る発明では、ビット線から入力デ
ータが入力されると、演算回路によって、上記入力デー
タと記憶回路に記憶された記憶データとの１ビットの算
術演算あるいは論理演算が実行されて、演算結果が演算
結果出力端子から出力される。
【００２３】また、請求項２に係る発明では、ビット線
から入力データが入力されると、演算回路を構成する和
信号生成回路によって、上記入力データと記憶回路に記
憶された記憶データと桁上げ信号入力端子から入力され
た桁上げ信号とに基づいて、１ビットの加算演算が実行
されて和信号が生成され、この生成された和信号が演算
結果出力端子から出力される。一方、上記演算回路を構
成する桁上げ信号生成回路によって、上記入力データと
記憶データと桁上げ信号とに基づいて、上位ビットへの
桁上げ信号が生成されて桁上げ信号出力端子から出力さ
れる。
【００２４】こうして、上記入力データと記憶データと
の全加算が実行される。
【００２５】また、請求項３に係る発明では、格子状に
配列された半導体メモリセル回路のうち上記格子の列を
成す複数の半導体メモリセル回路に共通に接続された各
ビット線に入力データが入力される。そうすると、夫々
のビット線に接続された複数の半導体メモリセル回路に
よって、対応するビット線から入力された一つの入力デ
ータと夫々の半導体メモリセル回路に記憶された複数の
記憶データとの演算が同時並列に実行される。
【００２６】また、請求項４に係る発明では、請求項３
に係る発明と同様にして一つの入力データと複数の記憶
データとの演算が同時並列に実行されるに際して、各半
導体メモリセル回路の桁上げ信号生成回路によって、下
位ビット側に位置する半導体メモリセル回路からの桁上
げ信号に基づいて上位ビットへの桁上げ信号が生成され
る。そして、この生成された桁上げ信号は桁上げ信号出
力端子から上位ビット側に位置する半導体メモリセル回
路に出力される。
【００２７】こうして、一つの入力データと複数の記憶
データとの全加算が同時並列に実行される。
【００２８】また、請求項５に係る発明では、請求項３
あるいは請求項４に係る発明と同様にして一つの入力デ
ータと複数の記憶データとの演算が同時並列に実行され
るに際して、各半導体メモリセル回路の演算回路によっ
て生成された和信号は、演算結果出力端子からシフトレ
ジスタに送出されて格納される。
【００２９】こうして、各半導体メモリセル回路によっ
て得られた演算結果がその都度外部に送出されることな
く、上記ビット線に入力された次の入力データに対する
演算が引き続いて実行される。
【００３０】また、請求項６および請求項７に係る発明
では、演算回路による１ビットの演算の対象となる記憶
データは、予め書込データ入力端子から記憶回路に書込
データを入力して記憶データを書き換えることによって
上記記憶回路に記憶される。
【００３１】また、請求項８に係る発明では、演算回路
によって入力データと記憶回路に記憶された記憶データ
との１ビットの加算演算が実行されるに際して、上記記
憶回路から演算回路に取り込まれる信号は上記演算回路
を構成するトランジスタのゲートのみに入力される。し
たがって、上記加算演算を実行する際に上記記憶回路の
端子が駆動すべき容量は小さい。そのために、上記記憶
回路の端子電位の変動が小さくなって外部からのノイズ
が上記記憶回路に侵入することがない。
【００３２】さらに、上記演算回路は加算演算を実行す
る際には相補的に動作して、上記加算演算が高速に実行
される。
【００３３】また、請求項９および請求項１０に係る発
明では、請求項３あるいは請求項４に係る発明と同様に
して一つの入力データと複数の記憶データとの演算が同
時並列に実行され、各半導体メモリセル回路の演算回路
によって演算結果出力端子から演算結果が出力される。
そうすると、この演算結果出力端子からの演算結果は当
該半導体メモリセル回路の次段に位置する半導体メモリ
セル回路の書込データ入力端子に送出されて、上記次段
の半導体メモリセル回路の記憶回路に記憶される。
【００３４】こうして、各半導体メモリセル回路によっ
て得られた演算結果がその都度外部に送出されることな
く、上記ビット線に入力された次の入力データに対する
演算が引き続いて実行される。
【００３５】その際に、上記格子状に配列された半導体
メモリセル回路が請求項８に係る発明の半導体メモリセ
ル回路である場合には、各半導体メモリセル回路の演算
回路は、記憶回路からの信号をこの演算回路を構成する
トランジスタのゲートのみに入力して相補的に動作す
る。したがって、加算演算が高速且つ安定して同時並列
に実行される。
【００３６】
【実施例】以下、この発明を図示の実施例により詳細に
説明する。 ＜第１実施例＞本実施例は、入力データと記憶データと
の間の数値演算を行う際に複数の記憶データに対して同
時並列的に演算を実行できるメモリセル回路およびメモ
リセルアレイを提供するという第１の目的を達成するた
めの実施例である。
【００３７】図１は本実施例のメモリセル回路を示す図
である。ビット記憶部２６およびトランジスタ２７,２
８,２９,３０は、図１０に示す従来のメモリセル回路１
中のビット記憶部６およびトランジスタ７,８,９,１０
で構成される回路と同じ回路を形成している。そして、
本実施例のメモリセル回路２１においては、上記回路構
成に、新たに、ビット記憶部２６の端子４１にゲートが
接続されたトランジスタ３１と、端子４２にゲートが接
続されたトランジスタ３２と、入力側キャリー線２５に
ゲートが共通接続されたトランジスタ３４,３５,３６
と、ビット線２２にゲートが接続されたトランジスタ３
３を追加した構成を有している。尚、トランジスタ３
３,３６のドレインは出力側キャリー線３７に共通接続
され、トランジスタ３４,３５のドレインは和信号線３
８に共通接続されている。
【００３８】上記ビット記憶部２６にはデータが記憶さ
れて保持されており、上記端子４１の電位が高電位の状
態を“ビット記憶Ｈ"と表す一方、端子４２の電位が高
電位である状態を“ビット記憶Ｌ"と表すことにする。
また、ビット線２２の電位が高電位であってビット線２
３の電位が低電位である状態を“ビット入力Ｈ"と呼
び、逆にビット線２２の電位が低電位であってビット線
２３の電位が高電位である状態を“ビット入力Ｌ"と呼
ぶことにする。
【００３９】ここで、図１０に示す上記従来のメモリセ
ル回路１においては、本実施例における端子４０に相当
する端子の電位によって、上記ビット記憶とビット入力
との一致/不一致のみを判定している。これに対して、
本実施例においては、上記トランジスタ３１,３２を設
けることによって、端子４０と論理的に相対関係にある
端子３９を形成する。そして、この２つの端子３９,４
０の電位に基づいて、ビット記憶とビット入力と入力側
キャリー線２５からの桁上がり信号Ｃiを加算した結果
の１ビットの和信号Ｓと桁上げ信号Ｃoとを生成するこ
とができるのである。尚、生成された和信号Ｓは和信号
線３８から出力され、桁上げ信号Ｃoは出力側キャリー
線３７から出力される。
【００４０】上記ビット記憶とビット入力との加算は次
のように実施される。
【００４１】今、上記ビット記憶の内容は“Ｈ"であ
り、上記ビット入力の内容は“Ｈ"であるとする。そう
すると、トランジスタ２９のゲートは低電位となりトラ
ンジスタ３０のゲートは高電位となるので、トランジス
タ３０が導通して端子４０の電位が低電位となる。同様
に、トランジスタ３１のゲートは高電位となりトランジ
スタ３２のゲートは低電位となるので、トランジスタ３
１が導通して端子３９の電位が高電位となる。
【００４２】ここで、下位ビットから桁上がりがある場
合には、上記入力側キャリー線２５は高電位となってト
ランジスタ３４,３６が導通する。一方、ビット線２２
に接続されたトランジスタ３３のゲートは高電位である
からトランジスタ３３は導通する。したがって、和信号
線３８からは高電位の和信号Ｓが出力される。一方、出
力側キャリー線３７の電位は高電位となり、上位ビット
に桁上げ信号Ｃoが出力されるのである。これに対し
て、下位ビットから桁上がりが無い場合には、上記入力
側キャリー線２５は低電位となってトランジスタ３５が
導通する。一方、ビット線２２に接続されたトランジス
タ３３のゲートは高電位であるからトランジスタ３３は
導通する。したがって、和信号線３８からは低電位の和
信号Ｓが出力される。一方、出力側キャリー線３７の電
位は高電位となり、上位ビットに桁上げ信号Ｃoが出力
されるのである。
【００４３】以下、上記ビット記憶とビット入力とが他
の内容である場合にも同様に動作して、入力側キャリー
線２５の電位(すなわち、下位ビットからの桁上げ信号
Ｃi)に応じて和信号線３８および出力側キャリー線３７
の電位が設定され、和信号Ｓと上位ビットへの桁上げ信
号Ｃoが出力されるのである。その際に、トランジスタ
２９〜３２で実行される演算は、ビット入力とビット記
憶との排他的論理和およびその否定の演算である。
【００４４】上述のように、本実施例においては、上記
ビット記憶部２６およびトランジスタ２７,２８で記憶
データを記憶する記憶回路を構成し、トランジスタ２９
〜３２でビット入力とビット記憶との排他的論理和およ
びその否定を演算する演算部を構成し、トランジスタ３
３,３６で桁上げ信号Ｃoを生成する桁上げ信号生成部を
構成し、トランジスタ３４,３５で和信号Ｓを生成する
和信号生成部を構成する。そして、上記記憶回路に記憶
されたビット記憶とビット線対２２,２３からのビット
入力とに基づく上記演算部での演算結果を用いて、桁上
げ信号生成部によって入力側キャリー線２５からの桁上
げ信号Ｃiに基づいて上位ビットへの桁上げ信号Ｃoを生
成する。一方、上記和信号生成部によって上記演算結果
と桁上げ信号Ｃiに基づいて和信号Ｓを生成する。
【００４５】すなわち、本実施例の場合には、上記演算
部と桁上げ信号生成部によって上記桁上げ信号生成回路
を構成し、上記演算部と和信号生成部によって上記和信
号生成回路を構成するのである。
【００４６】したがって、本実施例によれば、１ビット
の全加算機能を有するメモリセル回路を提供できる。
【００４７】さらに、当該メモリセル回路２１を格子状
に配列すれば、一つの入力データと複数の記憶データと
の全加算を同時並列的に実行できるのである。
【００４８】図２は、図１に示すようなメモリセル回路
２１をｎ×ｍ個格子状に配置したメモリセルアレイの構
造を示す。尚、個々のメモリセル回路２１をＣ11〜Ｃnm
で表している。
【００４９】上記構成のメモリセルアレイにおいては、
共通のビット線対２２,２３に接続されたｎ個のメモリ
セル回路２１の夫々は１ビットの加算機能を有してい
る。また、同一行を成して互いに隣接するメモリセル回
路２１同士の出力側キャリー線３７と入力側キャリー線
２５とが接続されているので、下位ビットのメモリセル
回路２１で生成された桁上げ信号Ｃoは上位ビットのメ
モリセル回路２１へ入力される。
【００５０】したがって、総てのワード線２４1〜２４n
を接地してビット線２２1・２３1〜２２m・２３mに入力デ
ータを入力することによって、一つの入力データとｎ組
のメモリセル回路２１の列に記憶されたｎ個の記憶デー
タとの全加算を同時並列的に実行できるのである。
【００５１】＜第２実施例＞本実施例は、演算結果を同
時並列的に記憶回路に格納できるメモリセル回路および
メモリセルアレイを提供するという第２の目的を達成す
るための実施例である。
【００５２】図２は、本実施例のメモリセルアレイを示
す図である。メモリセル回路Ｃ11〜Ｃnm、ビット線２２
1・２３1〜２２m・２３m、ワード線２４1〜２４n、入力側
キャリー線２５1〜２５n、出力側キャリー線３７1〜３
７nは、第１実施例で述べたように動作してビット線２
２1・２３1〜２２m・２３mに入力された一つの入力データ
とｎ組のメモリセル回路列に記憶されたｎ個の記憶デー
タとの全加算を同時並列的に実行する。
【００５３】本実施例のメモリセルアレイにおける各メ
モリセル回路２１からの和信号線３８にはシフトレジス
タ４３が接続されており、各メモリセル回路２１におい
て得られた加算結果はシフトレジスタ４３に転送されて
格納される。したがって、従来のように各メモリセル回
路２１は加算処理を実施する毎に演算結果をメモリセル
アレイ外の処理部に転送する必要がなく、次の入力デー
タに対する加算処理を引き続いて実行できる。
【００５４】尚、本実施例においては、上記シフトレジ
スタ４３の制御系についてはこの発明の本質とは関係な
いので省略している。
【００５５】＜第３実施例＞本実施例は、第２実施例の
変形例であり、入力データと記憶データとの間の演算結
果を他のメモリセル回路に記憶させるものである。
【００５６】図３は本実施例のメモリセル回路を示す図
である。ビット記憶部５６およびトランジスタ５７,５
８は、図１に示すメモリセル回路２１中のビット記憶部
２６およびトランジスタ２７,２８で構成される記憶回
路と同じ記憶回路を形成している。本実施例のメモリセ
ル回路５１では、ビット記憶部５６に書き込むビット記
憶(書込データ)は、ビット記憶書込線対７２,７３から
ビット記憶書込制御線７４にゲートが接続されたトラン
ジスタ７０,７１を介してビット記憶部５６に入力され
る。
【００５７】一方、当該メモリセル回路５１から外部へ
の和信号の出力は、和信号線対６８,６９を介して出力
される。そして、この和信号線対６８,６９から出力す
る和信号Ｓおよびその否定Ｓ＃を生成するために、入力
側キャリー線５５にゲートが共通接続されたトランジス
タ５９,６０、このトランジスタ５９,６０のドレインに
ゲートが共通接続されたトランジスタ６３〜６６を有し
ている。尚、トランジスタ６４,６５のドレインは和信
号線６８に共通接続される一方、各トランジスタ６３,
６６のドレインは和信号線６９に共通接続されている。
【００５８】また、上記トランジスタ５９,６０のドレ
インには桁上げ信号生成用のトランジスタ６１,６２の
ゲートが接続され、このトランジスタ６１,６２のドレ
インは出力側キャリー線６７に共通接続されている。
【００５９】本実施例のメモリセル回路５１による全加
算(例えば、ビット記憶“Ｈ"とビット入力“Ｈ"との全
加算)は次のように実施される。
【００６０】上記ビット記憶部５６にビット記憶“Ｈ"
を書き込むに際しては、ビット記憶書込線７２の電位を
高電位とする一方ビット記憶書込線７３の電位を低電位
として、ビット記憶書込制御線７４に書き込み制御信号
を印加する。
【００６１】次に、上記ビット線５２の電位が高電位と
なる一方、ビット線５３の電位が低電位となってビット
入力“Ｈ"が入力される。ここで、下位ビットからの桁
上がりがある場合には、入力側キャリー線５５は高電位
となってトランジスタ６０が導通し、端子７７の電位は
低電位となる。したがって、トランジスタ６１が導通し
て出力側キャリー線６７の電位は高電位となり、上位ビ
ットに高電位の桁上げ信号Ｃoが出力される。一方、ト
ランジスタ６５,６６が導通して和信号線６８からは高
電位の和信号Ｓが出力され、和信号線６９からは低電位
の和信号Ｓ＃が出力される。
【００６２】これに対して、上記下位ビットから桁上が
りが無い場合には、入力側キャリー線５５は低電位とな
ってトランジスタ５９が導通し、端子７７の電位は高電
位となる。したがって、トランジスタ６２が導通して出
力側キャリー線６７の電位は高電位となり、上位ビット
に高電位の桁上げ信号Ｃoが出力される。一方、トラン
ジスタ６３,６４が導通して和信号線６８から低電位の
和信号Ｓが出力され、和信号線６９からは高電位の和信
号Ｓ＃が出力される。
【００６３】以下、上記ビット記憶の内容とビット入力
の内容とが他の内容である場合にも同様に動作して、入
力側キャリー線５５の電位(即ち、下位ビットからの桁
上げ信号Ｃi)に応じて和信号線６８,６９および出力側
キャリー線６７の電位が設定され、和信号Ｓ,Ｓ＃と上
位ビットへの桁上げ信号Ｃoが出力されるのである。
【００６４】上述のように、本実施例においては、上記
ビット記憶部５６およびトランジスタ５７,５８,７０,
７１で上記記憶回路を構成し、トランジスタ５９〜６２
で上記桁上げ信号生成回路を構成し、トランジスタ５
９,６０,６３〜６６で上記和信号生成回路を構成する。
そして、上記記憶回路に記憶されたビット記憶とビット
線対５２,５３からのビット入力と入力側キャリー線５
５からの桁上げ信号Ｃiに基づいて、桁上げ信号生成回
路によって上位ビットへの桁上げ信号Ｃoを生成する。
一方、上記和信号生成回路によって和信号Ｓ,Ｓ＃を生
成する。
【００６５】すなわち、本実施例のメモリセル回路によ
れば、１ビットの全加算機能を有すると共に、その演算
結果をビット記憶部５６に記憶可能な和信号Ｓとその否
定Ｓ＃の状態で出力できるのである。したがって、次の
実施例において説明するように、当該メモリセル回路５
１を格子状に配列すれば、複数ビットの全加算を同時並
列的に実行でき、且つその演算結果を次段のメモリセル
回路５１に記憶できるのである。
【００６６】＜第４実施例＞本実施例は、第３実施例に
おけるメモリセル回路を用いたｍビットの全加算を同時
並列的に実行できるメモリセルアレイに関する実施例で
ある。
【００６７】図４は、図３に示すようなメモリセル回路
５１をｎ×ｍ個格子状に配置したメモリセルアレイの構
造を示す。尚、個々のメモリセル回路５１をＣ11〜Ｃnm
で表している。
【００６８】上記構成のメモリセルアレイにおいて、共
通ビット線対５２,５３に接続されたｎ個のメモリセル
回路５１の夫々は１ビットの加算機能を有している。ま
た、同一行を成して互いに隣接するメモリセル回路５１
同士の入力側キャリー線５５と出力側キャリー線６７と
が接続されているので、下位ビットのメモリセル回路５
１で生成された桁上げ信号Ｃoは上位ビットのメモリセ
ル回路５１へ入力される。したがって、本実施例によれ
ば一つの入力データに対して複数の記憶データとの全加
算を同時並列的に実行できる。
【００６９】その際に、共通ビット線対５２,５３に接
続されて隣接するメモリセル回路５１同士における加算
結果の出力端子対である和信号線対６８,６９と加算の
対象となるビット記憶の入力端子対であるビット記憶書
込線対７２,７３とが互いに接続されているので、夫々
のメモリセル回路５１における加算結果は隣接するメモ
リセル回路５１のビット記憶部５６に順次送出されて記
憶されるのである。
【００７０】例えば、上記メモリセル回路Ｃ11〜Ｃ1mの
ビット記憶部５６にはビット記憶が与えられており、メ
モリセル回路Ｃ21〜Ｃ2mのビット記憶部５６にはビット
記憶が与えられておらず未使用セルであるとする。そう
すると、ビット線対５２1,５３1〜５２m,５３mから入力
されたビット入力とメモリセル回路Ｃ11〜Ｃ1mのビット
記憶部５６に記憶されたビット記憶との加算処理がメモ
リセル回路Ｃ11〜Ｃ1mにおいて実行され、演算結果がメ
モリセル回路Ｃ21〜Ｃ2mのビット記憶部５６に転送され
て記憶されるのである。こうすることによって、メモリ
セル回路Ｃ11〜Ｃ1mに対するビット入力を滞りなく入力
することができ、メモリセルアレイの外部に加算結果を
転送することなく次のビット入力に対する加算処理を実
行できるのである。
【００７１】また、上述のように、上記メモリセル回路
Ｃ11〜Ｃ1mにおいて実行された演算結果がメモリセル回
路Ｃ21〜Ｃ2mのビット記憶部５６に転送されて記憶され
ることによって、以後、このメモリセル回路Ｃ21〜Ｃ2m
に記憶されたメモリセル回路Ｃ11〜Ｃ1mによる演算結果
を用いて、引き続いてメモリセル回路Ｃ21〜Ｃ2mによっ
て次のビット入力との加算処理を実施することも可能と
なる。こうして、上記ビット線対５２1・５３1〜５２m・
５３mからの入力データと記憶データとの演算結果を用
いて更に次の入力データとの演算を実施できるのであ
る。
【００７２】上記各実施例においては、１ビットの全加
算機能を有するメモリセル回路を例に説明している。し
かしながら、この発明はこれに限定されるものではな
く、他の１ビットの算術演算回路あるいは１ビットの論
理演算回路を有するメモリセル回路であっても何ら差し
支えない。
【００７３】＜第５実施例＞本実施例は、高速且つ安定
して全加算を実施できるメモリセル回路およびメモリセ
ルアレイを提供するという第３の目的を達成するための
実施例である。
【００７４】図３に示す全加算器の機能を有するメモリ
セル回路５１においては、メモリセル回路５１のビット
記憶部５６からトランジスタ６１を通して出力側キャリ
ー線６７に電流が流れるような回路構成になっており、
条件によってはビット記憶部５６からトランジスタ６１
を通して桁上げ信号Ｃoが出力される。そして、最悪の
場合には、ビット記憶部５６からトランジスタ６１を通
して出力側キャリー線６７に桁上げ信号Ｃoが出力され
ている最中に、ビット記憶部５６における端子７５の電
位が過渡的に中間電位となり、その際にビット記憶デー
タ５６の端子７５にノイズが侵入してビット記憶部５６
に記憶されているビット記憶の内容が破壊される恐れが
ある。
【００７５】また、図３に示すメモリセル回路５１にお
いては、トランジスタ６１,６２に対応する素子がビッ
ト線５３側には存在せず、メモリセル回路５１の容量が
図中において左右非対称である。その結果、ビット記憶
部５６の端子７５の電位が過渡的に大きく変動したり、
出力側キャリー線６７から桁上げ信号Ｃoが出力される
に要する時間が大きくばらつくことになり、加算動作の
高速化に不利である。
【００７６】すなわち、図３に示すメモリセル回路５１
では、安定動作や高速動作が得られないのである。
【００７７】図５は、上述のような図３に示すメモリセ
ル回路５１の欠点を克服した、安定動作や高速動作が可
能なメモリセル回路の一例示す図である。
【００７８】本実施例におけるメモリセル回路８１の上
記記憶回路はビット記憶部８５およびトランジスタ８
６,８７で構成され、図３に示すメモリセル回路５１中
の記憶回路と同様に、通常のＣＭＯＳ・ＳＲＡＭ(相補型
金属酸化膜半導体スタテック・ランダム・アクセスメモ
リ)セルで構成されている。
【００７９】次に、上記演算回路の構成について、実際
の加算動作について説明しつつ説明する。
【００８０】上記ビット記憶は、ビット記憶書込線対８
８,８９の電位を高電位/低電位あるいは低電位/高電位
にすることによって入力される。こうして、ビット記憶
部８５の端子９０には１ビットの被加算値“Ａ"が保持
される一方、端子９１には１ビットの被加算値“Ａ"の
否定“Ａ＃"が保持される。
【００８１】一方、第３実施例において説明したように
ビット線対８２,８３の電位を高電位/低電位あるいは低
電位/高電位に設定することによって、ビット線８２か
らは１ビットの加算値“Ｂ"が入力される一方、ビット
線８３からは１ビットの加算値“Ｂ"の否定“Ｂ＃"が入
力される。そうすると、端子９４には、トランジスタ９
２,９３の動作によって“Ａ＃・Ｂ＋Ａ・Ｂ＃"、すなわち
被加算値Ａと加算値Ｂとの排他的論理和が生成される。
同様に、端子９７には、トランジスタ９５,９６の動作
によって“Ａ・Ｂ＋Ａ＃・Ｂ＃"、すなわち被加算値Ａと
加算値Ｂとの排他的論理和の否定が生成される。
【００８２】その際に、上記ビット記憶部８５に記憶さ
れた被加算値Ａ,Ａ＃を表す信号はトランジスタ９３,９
５あるいは９２,９６のゲートのみに入力される。した
がって、端子９０,９１の電位変動が小さくなり、外部
からのノイズの侵入によってビット記憶の内応が破壊さ
れずに安定して動作できる。
【００８３】また、上記トランジスタ９２,９３,９５,
９６はＮＭＯＳを使用しているために、端子９４及び端
子９７の電位が低電位となる場合には接地レベルと同レ
ベルになる。ところが、端子９４および端子９７の電位
が高電位となる場合には、トランジスタの閾値電圧によ
って電圧降下が生じる。そして、この電圧降下した電位
の信号が次段のトランジスタ１００〜１０７のゲートに
入力すると、電源電圧によっては誤動作する恐れがあ
る。そこで、本実施例においては、プルアップ用のＰＭ
ＯＳトランジスタ９８,９９によって、端子９４,９７の
電位を完全に電源電圧にまで引き上げるのである。
【００８４】上述のようにして上記トランジスタ９２,
９３によって得られた“被加算値Ａと加算値Ｂとの排他
的論理和"をトランジスタ１００,１０１のゲートに入力
する一方、トランジスタ９５,９６によって得られた
“被加算値Ａと加算値Ｂとの排他的論理和の否定"をト
ランジスタ１０４,１０５のゲートに入力することによ
って、入力側キャリー線対１０８,１０９から入力され
る下位ビットからの桁上げ信号Ｃiおよびその否定Ｃi＃
に基づいて、上位ビットへの桁上げ信号Ｃoおよびその
否定Ｃo＃が生成される。こうして生成された上位ビッ
トへの桁上げ信号Ｃo,Ｃo＃は、制御信号ＣＲおよびそ
の否定ＣＲ＃によって制御されるクロックドインバータ
１１２,１１３をバッファとして、出力側キャリー線対
１１０,１１１から上位ビットへ出力される。
【００８５】ここでも、上記クロックドインバータ１１
２,１１３に入力される桁上げ信号Ｃo,Ｃo＃のうちの高
電位側の信号のレベルが電源電圧よりも低いレベルにな
ると、クロックドインバータ１１２,１１３を形成する
ＰＭＯＳトランジスタ,ＮＭＯＳトランジスタの何れも
オンとなるために貫通電流が流れてしまう。これを防ぐ
ために、クロックドインバータ１１２,１１３の直前に
プルアップ用のＰＭＯＳトランジスタ１１４,１１５を
設けて、各トランジスタの閾値電圧によって降下した高
電位側の桁上げ信号のレベルを完全に電源電圧にまで引
き上げるのである。
【００８６】上記端子９４にゲートが共通接続されてい
るトランジスタ１０２,１０３と、端子９７にゲートが
共通接続されてトランジスタ１０６,１０７と、インバ
ータ１１９,１２０によって、和信号Ｓおよびその否定
Ｓ＃が生成される。生成された和信号Ｓ,Ｓ＃の次段の
メモリセル回路８１におけるビット記憶部８５への書き
込みは、ビット記憶書込線１１６からの制御信号ＳＲに
よってトランジスタ１１７,１１８のオン/オフを制御す
ることによって実施される。尚、この場合にも、上記イ
ンバータ１１９,１２０の直前にプルアップ用のＰＭＯ
Ｓトランジスタ１２１,１２２を設けて、各トランジス
タの閾値電圧によって降下した高電位側の和信号のレベ
ルを完全に電源電圧にまで引き上げる。
【００８７】図６に、上記メモリセル回路８１を駆動す
るための制御信号,入力データ及び内部データにおける
４クロック分のタイミングチャートを示す。但し、図６
(a)はワード線８４への制御信号ＷＬ、図６(b)はビット
線対８２,８３への入力データＢＬ,ＢＬ＃、図６(c)は
端子９４,９７に生成される“被加算値Ａと加算値Ｂと
の排他的論理和"および“被加算値Ａと加算値Ｂとの排
他的論理和の否定"、図６(d)はクロックドインバータ対
１１２,１１３の制御信号ＣＲ,ＣＲ＃、図６(e)はビッ
ト記憶書込制御線１１６への制御信号ＳＲ、図６(f)は
ビット記憶部８５の記憶データＡ,Ａ＃である。
【００８８】上述したように、本実施例におけるメモリ
セル回路８１は、左右対称に構成されて総ての動作が相
補的に実施されるようになっている。したがって、最も
速い動作パターンと最も遅い動作パターンとの時間差が
小さくなり、結果的に高速化されるのである。また、ビ
ット記憶部８５からの信号はトランジスタ９２,９３,９
５,９６のゲートのみに入力されるようになっている。
したがって、上記信号によってトランジスタ９２,９３,
９５,９６が駆動される際に、ビット記憶部８５の端子
９０,９１が駆動すべき容量は小さくなる。そのため
に、端子９０,９１の電位変動が小さくなって、外部か
らビット記憶部８５にノイズが侵入するのを防止して安
定して動作できる。
【００８９】さらに、“被加算値Ａと加算値Ｂとの排他
的論理和"および“被加算値Ａと加算値Ｂとの排他的論
理和の否定"の生成回路、上位ビットへの桁上げ信号Ｃ
o,Ｃo＃の生成回路、および、和信号Ｓ,Ｓ＃の生成回路
の後に、プルアップ用のＰＭＯＳトランジスタを設けて
いる。したがって、最終段のインバータ１１２,１１３,
１１９,１２０に入力される各信号における高電位側の
レベルを完全に電源電圧にまで引き上げることができ、
貫通電流をなくすことができる。その結果、インバータ
１１２,１１３,１１９,１２０のバッファ作用によっ
て、本実施例におけるメモリセル回路８１は更に安定し
て動作できるのである。
【００９０】本実施例においては、生成された和信号
Ｓ,Ｓ＃を次段のメモリセル回路８１におけるビット記
憶部８５へ書き込む際には、制御信号ＳＲによってオン
/オフ制御されるトランジスタ１１７,１１８によって実
施している。しかしながら、この発明はこれに限定され
るものではなく、図７に示すように、上位ビットへの桁
上げ信号Ｃo,Ｃo＃の場合と同様に、ビット記憶書込制
御線１２４からの制御信号ＳＲおよびその否定ＳＲ＃に
よって制御される一対のクロックドインバータ１２５,
１２６をバッファとして実施してもよい。
【００９１】＜第６実施例＞本実施例は、第５実施例に
おけるメモリセル回路を用いたｍビットの算術/論理演
算を同時並列的に実行できるメモリセルアレイに関する
実施例である。
【００９２】図８は、図５に示すようなメモリセル回路
８１をｍ×ｎ個格子状に配置したメモリセルアレイの構
造を示し、個々のメモリセル回路８１をＣ11〜Ｃmnで表
している。尚、図中、１２７は個々のメモリセル回路８
１におけるクロックドインバータ１１２,１１３および
プルアップトランジスタ１１４,１１５から成る桁上げ
信号出力部であり、制御信号ＣＲ,ＣＲ＃によって制御
される。そして、この桁上げ信号出力部１２７からの出
力側キャリー線対１１０,１１１(図５参照)は、上位ビ
ットのメモリセル回路８１における入力側キャリー線対
１０８,１０９(図５参照)に接続されている。また、１
２８は個々のメモリセル回路８１におけるトランジスタ
１１７,１１８から成る和信号出力部であり、制御信号
ＳＲによって制御される。そして、この和信号出力部１
２８からの和信号線対は、次段のメモリセル回路８１に
おけるビット記憶書込線対８８,８９(図５参照)に接続
されている。
【００９３】図９は、上記メモリセルアレイを駆動する
ための制御信号,入力データおよび内部データのタイミ
ングチャートを示す。但し、図９(a)〜図９(e)は、ビッ
ト線対８２1,８３1に接続された１列目の各メモリセル
回路Ｃ11〜Ｃ1nに係るビット線８２1の入力データ,各桁
上げ信号出力部１２７の制御信号,和信号出力部１２８
の制御信号およびビット記憶部の記憶データを示す。ま
た、図９(f)〜図９(i)は、ビット線対８２2,８３2に接
続された２列目の各メモリセル回路Ｃ21〜Ｃ2nに係るビ
ット線８２2の入力データ,各桁上げ信号出力部１２７の
制御信号およびビット記憶部の記憶データを示す。ま
た、図９(j),図９(k)は、ビット線対８２3,８３3に接続
された３列目の各メモリセル回路Ｃ31〜Ｃ3nに係るビッ
ト線８２3の入力データおよび各桁上げ信号出力部１２
７の制御信号を示す。
【００９４】上記構成のメモリセルアレイは、図９に示
すようなタイミングチャートに従って動作して、１列目
から順にビットシリアルに列毎に一括して全加算を実施
するのである。その際に、メモリセル回路Ｃij(ｉ＝１
〜ｍ，ｊ＝１〜ｎ)によって生成された桁上げ信号Ｃ
oij,Ｃoij＃は、桁上げ信号出力部１２７への制御信号
ＣＲj,ＣＲj＃によって、上位ビット側のメモリセル回
路Ｃi+1jに出力される。一方、メモリセル回路Ｃijによ
って生成された和信号Ｓij,Ｓij＃は、和信号出力部１
２８への制御信号ＳＲjによって、次段のメモリセル回
路Ｃij+1に出力される。但し、図９においてはＳＲjは
共通としている。その結果、ビット線８２1〜８２mにｍ
ビットの入力データＢＬ1〜ＢＬmを入力することによっ
て、ｎ個のｍビットの全加算を同時並列的に実施できる
のである。
【００９５】その際に、上記個々のメモリセル回路８１
は、図中において左右対称に構成されて総ての動作が相
補的に実施されるようになっており、ビット記憶部８５
からの信号はトランジスタ９２,９３,９５,９６のゲー
トのみに入力されるようになっている。したがって、上
記同時並列的に実施されるｎ個のｍビットの全加算は高
速に且つ安定して行われる。尚、本実施例において格子
状に配列されるメモリセル回路Ｃ11〜Ｃnmは、図７に示
すメモリセル回路１２３であってもよい。
【００９６】
【発明の効果】以上より明らかなように、請求項１に係
る発明の半導体メモリセル回路は、演算回路によって、
ビット線から入力された入力データと記憶回路に記憶さ
れた記憶データとの１ビットの算術演算あるいは論理演
算を実行し、演算結果を上記演算結果出力端子から出力
するので、１ビットの演算機能を有する半導体メモリセ
ル回路を提供できる。
【００９７】また、請求項２に係る発明の半導体メモリ
セル回路における上記演算回路は、和信号生成回路およ
び桁上げ信号生成回路を有して、入力データと記憶デー
タと桁上げ信号とに基づいて１ビットの加算演算を実行
して和信号および上位ビットへの桁上げ信号を生成し、
演算結果出力端子および桁上げ信号出力端子から出力す
るので、１ビットの全加算機能を有する半導体メモリセ
ル回路を提供できる。
【００９８】また、請求項３に係る発明のメモリセルア
レイは、請求項１に係る発明の半導体メモリセル回路を
格子状に配列して、上記格子の列を成す複数の半導体メ
モリセル回路を同一のビット線に接続したので、上記同
一のビット線に接続された複数の半導体メモリセル回路
は、上記ビット線から入力される一つの入力データと各
半導体メモリセル回路に記憶された複数の記憶データと
の演算を同時並列に実行できる。
【００９９】また、請求項４に係る発明のメモリセルア
レイは、請求項２に係る発明の半導体メモリセル回路を
格子状に配列し、上記格子の列を成す複数の半導体メモ
リセル回路を同一のビット線に接続する一方、上記格子
の行を成して互いに隣接する半導体メモリセル回路の桁
上げ信号出力端子と桁上げ信号入力端子とを接続したの
で、各半導体メモリセル回路は下位ビットの半導体メモ
リセル回路からの桁上げ信号を取り込んで１ビットの加
算演算を実行し、生成した桁上げ信号を上位ビットの半
導体メモリセル回路に送出できる。したがって、この発
明によれば、上記ビット線から入力される一つの入力デ
ータと各半導体メモリセル回路に記憶された複数の記憶
データとの全加算演算を同時並列に実行できる。
【０１００】また、請求項５に係る発明のメモリセルア
レイは、各半導体メモリセル回路の演算回路からの演算
結果をシフトレジスタに格納するので、同時並列に実行
した上記入力データと記憶データとの演算結果を同時並
列に記憶手段に格納できる。したがって、各半導体メモ
リセル回路は、得られた演算結果をその都度外部の処理
手段に送出することなく、次の入力データとの演算を続
行できる。
【０１０１】また、請求項６および請求項７に係る発明
の半導体メモリセル回路における記憶回路は、書込デー
タを入力するための書込データ入力端子を有しているの
で、演算の対象となる記憶データは書き換え可能であ
る。
【０１０２】また、請求項８に係る発明の半導体メモリ
セル回路における演算回路は、記憶回路からの信号によ
ってオン/オフ制御されるトランジスタを含む総ての回
路素子が対象に且つ相補的に動作するように配置され、
記憶データを用いて１ビットの加算演算を実行するに際
しては上記記憶回路からの信号は上記トランジスタのゲ
ートのみに入力されるので、上記信号は外部に出力され
ず上記記憶回路の端子電位は中間電位となることがな
い。したがって、上記記憶回路に外部からノイズが侵入
することがなく安定して動作する。さらに、上記演算回
路は、１ビットの加算演算に際しては相補的に動作して
演算を実行するので、最も速い動作と最も遅い動作との
時間差が少なく、結果的に演算動作が高速になる。
【０１０３】また、請求項９に係る発明のメモリセルア
レイは、請求項６に係る発明の半導体メモリセル回路を
格子状に配列して、上記格子の列を成す複数の半導体メ
モリセル回路を同一のビット線に接続すると共に上記演
算結果出力端子と書込データ入力端子とを接続したの
で、上記同一のビット線に接続された複数の半導体メモ
リセル回路は、入力データと複数の記憶データとの演算
を同時並列に実行して、得られた演算結果を次段の半導
体メモリセル回路の記憶回路に記憶できる。したがっ
て、各半導体メモリセル回路は、得られた演算結果をそ
の都度外部の処理手段に送出することなく、次の入力デ
ータとの演算を続行できる。
【０１０４】また、請求項１０に係る発明のメモリセル
アレイは、請求項７あるいは請求項８に係る発明の半導
体メモリセル回路を格子状に配列して、上記格子の列を
成す複数の半導体メモリセル回路を同一のビット線に接
続すると共に上記演算結果出力端子と書込データ入力端
子とを接続する一方、上記格子の行を成す半導体メモリ
セル回路の桁上げ信号出力端子と桁上げ信号入力端子と
を接続したので、各半導体メモリセル回路は、入力デー
タと記憶データとの全加算演算を同時並列に実行して、
得られた演算結果を次段の半導体メモリセル回路の記憶
回路に記憶できる。したがって、各半導体メモリセル回
路は、得られた演算結果をその都度外部の処理手段に送
出することなく、次の入力データとの全加算演算を続行
できる。
【０１０５】その際に、上記格子状に配列された半導体
メモリセル回路が請求項８に係る発明の半導体メモリセ
ル回路である場合には、各半導体メモリセル回路におけ
る記憶回路からの信号は演算回路を構成するトランジス
タのゲートのみに入力され、上記演算回路は１ビットの
加算演算に際しては相補的に動作して演算を実行するの
で、メモリセルアレイは高速且つ安定して全加算を実施
できるのである。
【図面の簡単な説明】
【図１】この発明の半導体メモリセル回路における一実
施例を示す回路図である。
【図２】図１に示すメモリセル回路を用いたメモリセル
アレイを示す図である。
【図３】図１とは異なるメモリセル回路の回路図であ
る。
【図４】図３に示すメモリセル回路を用いたメモリセル
アレイを示す図である。
【図５】図１,図３とは異なるメモリセル回路の回路図
である。
【図６】図５に示すメモリセル回路を駆動するための各
種信号のタイミングチャートである。
【図７】図５に示すメモリセル回路の変形例を示す図で
ある。
【図８】図５に示すメモリセル回路を用いたメモリセル
アレイを示す図である。
【図９】図８に示すメモリセルアレイを駆動するための
各種信号のタイミングチャートである。
【図１０】従来のメモリセル回路の回路図である。
【図１１】図１０に示すメモリセル回路を用いたメモリ
セルアレイを示す図である。
【符号の説明】
２１,５１,８１,１２３…メモリセル回路、 ２２,２３,５２,５３,８２,８３…ビット線、 ２４,５４,８４…ワード線、 ２５,５５,１０８,１０９…入力側キャリー線、 ２６,５６,８５…ビット記憶部、 ３７,６７,１１０,１１１…出力側キャリー線、 ３８,６８,６９…和信号線、 ４３…シフトレジ
スタ、 ７２,７３,８８,８９…ビット記憶書込線、 ７４,１１６,１２４…ビット記憶書込制御線、 １１２,１１３,１２５,１２６…クロックドインバー
タ、 １２７…桁上げ信号出力部、 １２８…和信号出
力部。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 スタティックな記憶回路を有する半導体
    メモリセル回路において、 ビット線及び上記記憶回路に接続されると共に、演算結
    果出力端子を有して、上記ビット線から入力された入力
    データと上記記憶回路に記憶された記憶データとの１ビ
    ットの算術演算あるいは論理演算を実行し、演算結果を
    上記演算結果出力端子から出力する演算回路を備えたこ
    とを特徴とする半導体メモリセル回路。
  2. 【請求項２】 請求項１に記載の半導体メモリセル回路
    において、 上記演算回路は、桁上げ信号入力端子および桁上げ信号
    出力端子を有すると共に、 上記ビット線から入力された入力データと上記記憶回路
    に記憶された記憶データと上記桁上げ信号入力端子から
    入力された桁上げ信号とに基づいて１ビットの加算演算
    を実行し、和信号を生成して上記演算結果出力端子から
    出力する和信号生成回路と、 上記入力データと記憶データと桁上げ信号とに基づいて
    上位ビットへの桁上げ信号を生成し、上記桁上げ信号出
    力端子から出力する桁上げ信号生成回路を備えたことを
    特徴とする半導体メモリセル回路。
  3. 【請求項３】 請求項１に記載の半導体メモリセル回路
    を格子状に配列すると共に、上記格子の列を成す複数の
    半導体メモリセル回路を同一のビット線に接続したこと
    を特徴とするメモリセルアレイ。
  4. 【請求項４】 請求項２に記載の半導体メモリセル回路
    を格子状に配列すると共に、上記格子の列を成す複数の
    半導体メモリセル回路を同一のビット線に接続する一
    方、上記格子の行を成して互いに隣接する半導体メモリ
    セル回路における下位ビット側の半導体メモリセル回路
    の上記桁上げ信号出力端子と上位ビット側の半導体メモ
    リセル回路の桁上げ信号入力端子とを接続したことを特
    徴とするメモリセルアレイ。
  5. 【請求項５】 請求項３あるいは請求項４に記載のメモ
    リセルアレイにおいて、 上記格子状に配列された各半導体メモリセル回路におけ
    る上記演算結果出力端子に接続されて、対応する半導体
    メモリセル回路における上記演算回路からの演算結果を
    格納するシフトレジスタを備えたことを特徴とするメモ
    リセルアレイ。
  6. 【請求項６】 請求項１に記載の半導体メモリセル回路
    において、 上記記憶回路は書込データ入力端子を有して、この書込
    データ入力端子から入力される書込データによって記憶
    データを書き換えることが可能であることを特徴とする
    半導体メモリセル回路。
  7. 【請求項７】 請求項２に記載の半導体メモリセル回路
    において、 上記演算回路は書込データ入力端子を有して、この書込
    データ入力端子から入力される書込データによって記憶
    データを書き換えることが可能であることを特徴とする
    半導体メモリセル回路。
  8. 【請求項８】 請求項７に記載の半導体メモリセル回路
    において、 上記演算回路は上記記憶回路からの信号によってオン/
    オフ制御されるトランジスタを有すると共に、上記トラ
    ンジスタを含む総ての回路素子は対象に且つ相補的に動
    作するように配置されており、 上記記憶回路に記憶された記憶データを用いて上記演算
    回路によって１ビットの加算演算を実行するに際して
    は、上記記憶回路から演算回路に入力される信号は上記
    トランジスタのゲートのみに入力され、上記演算回路は
    相補的に動作して演算を実行することを特徴とする半導
    体メモリセル回路。
  9. 【請求項９】 請求項６に記載の半導体メモリセル回路
    を格子状に配列し、上記格子の列を成す複数の半導体メ
    モリセル回路を同一のビット線に接続すると共に、上記
    格子の列を成して互いに隣接する半導体メモリセル回路
    における一方の半導体メモリセル回路の上記演算結果出
    力端子と他方の半導体メモリセル回路の上記書込データ
    入力端子とを接続したことを特徴とするメモリセルアレ
    イ。
  10. 【請求項１０】 請求項７あるいは請求項８に記載の半
    導体メモリセル回路を格子状に配列し、 上記格子の列を成す複数の半導体メモリセル回路を同一
    のビット線に接続すると共に、上記格子の列を成して互
    いに隣接する半導体メモリセル回路における一方の半導
    体メモリセル回路の上記演算結果出力端子と他方の半導
    体メモリセル回路の上記書込データ入力端子とを接続す
    る一方、 上記格子の行を成して互いに隣接する半導体メモリセル
    回路における下位ビット側の半導体メモリセル回路の上
    記桁上げ信号出力端子と上位ビット側の半導体メモリセ
    ル回路の上記桁上げ信号入力端子とを接続したことを特
    徴とするメモリセルアレイ。
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