CN110633069B - 一种基于静态随机存储器的乘法电路结构 - Google Patents

一种基于静态随机存储器的乘法电路结构 Download PDF

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Abstract

本发明公开了一种基于静态随机存储器的乘法电路结构，包括N行N列的静态随机存储器SRAM阵列，SRAM阵列与列译码模块、字线驱动和脉冲调制模块、行译码模块相连，待处理的被乘数数据以二进制形式存入在SRAM阵列的存储单元中；待处理的乘数数据以二进制形式串行输入，和经过字线驱动和脉冲调制模块脉冲宽度调制后的WLP信号进行与运算，根据与运算结果开启字线WL，位线BLB根据开启的字线WL和所述存储单元内的数据进行放电，位线BLB电压的变化量即可表示乘法结果。上述电路结构可以有效提高运算速度，且由于不再需要在运算单元和存储器中交换数据，能够大幅减少在传输过程消耗的能量。

Description

一种基于静态随机存储器的乘法电路结构
技术领域
本发明涉及集成电路技术领域，尤其涉及一种基于静态随机存储器的乘法电路结构。
背景技术
目前，伴随着机器学习、图像识别、目标定位、边缘计算等应用领域的快速发展，这些领域需要处理海量数据和对计算能耗效率要求较高。传统的冯诺伊曼(Von Neumann)架构把处理器计算单元和存储器分开，需要时处理器从存储器读数据，之后在处理器处理完了数据之后再写回存储器。由于摩尔定律的快速发展，内存运行速度与处理器速度的不同步，内存的存取速度严重滞后于处理器的计算速度，内存性能已经成为了计算机整体性能的一个重要瓶颈，内存对于能效比的限制也成了传统冯诺伊曼体系计算机的一个瓶颈，这个瓶颈在机器学习和图像识别这些计算量大的领域尤为明显，为了克服这些传统的冯诺依曼结构带来的弊端，内存内计算(computing in memory，缩写为CIM)成为解决这个问题的热点，内存内计算不需要把数据传输到处理器中，直接在内存中进行运算，因此大大减少了计算过程中数据存取带来的能量消耗，同时在计算速度和能效上得到提高。而静态随机存储器(SRAM:Static Random Access Memory)由于其不可比拟的优点，如高速、低功耗、和逻辑电路更好的兼容性被广泛的用于高速缓存，特别是随着存储器在芯片面积和功耗中所占的比例越来越大，高速低功耗SRAM设计变得越来越重要。
把运算单元或电路深度植入到SRAM存储阵列中，它能够如普通存储器一样存储数据，然后在其中完成一些特定运算。但与此同时，它所占用的面积并没有过多增加，这种方案极大地提高了运算速度并降低了功耗，因为它突破了冯诺伊曼(Von Neumann)架构。针对SRAM内实现内存内计算，现有技术方案的结构一般都较复杂，运算效率并不高，同时占用的面积也较大，由此也增加了运算能量消耗。
发明内容
本发明的目的是提供一种基于静态随机存储器的乘法电路结构，该电路结构可以同时进行多个数的运算，有效提高了运算速度，且由于不再需要在运算单元和存储器中交换数据，大幅减少了在传输过程消耗的能量。
本发明的目的是通过以下技术方案实现的：
一种基于静态随机存储器的乘法电路结构，所述电路结构包括N行N列的静态随机存储器SRAM阵列，在所述SRAM阵列的外围分别设置列译码模块、控制模块、字线驱动和脉冲调制模块、行译码模块，其中：
所述SRAM阵列与所述列译码模块、字线驱动和脉冲调制模块、行译码模块相连，在乘法运算过程中，通过所述行译码模块和列译码模块按需求开启字线，将待处理的被乘数数据以二进制形式存入在所述SRAM阵列的存储单元中；
所述控制模块分别与所述列译码模块、字线驱动和脉冲调制模块、行译码模块相连，用来提供时序，以控制整体电路功能的正常进行；
所述字线驱动和脉冲调制模块与所述行译码模块相连，用来产生所需的不同时间脉冲，在乘法运算阶段，经过所述字线驱动和脉冲调制模块脉冲宽度调制后的WLP信号和从所述行译码模块进来的乘数编码进行与运算后，根据与运算结果来驱动字线WL的开启；
所述字线WL的驱动电压由与运算结果产生，位线BLB根据开启的字线WL和所述存储单元内的数据进行放电，当放电完成后，位线BLB电压的变化量即可表示乘法结果。
由上述本发明提供的技术方案可以看出，上述电路结构可以有效提高运算速度，且由于不再需要在运算单元和存储器中交换数据，能够大幅减少在传输过程消耗的能量。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明实施例提供的基于静态随机存储器的乘法电路结构整体示意图；
图2为本发明实施例所提供6T SRAM单元的电路结构示意图；
图3为本发明实施例所述电路结构进行乘法运算的时序图；
图4为本发明实施例所述电路结构进行乘法运算的仿真结果示意图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
下面将结合附图对本发明实施例作进一步地详细描述，如图1所示为本发明实施例提供的基于静态随机存储器的乘法电路结构整体示意图，所述电路结构主要包括N行N列的静态随机存储器SRAM阵列(Memory Array)，在所述SRAM阵列的外围分别设置列译码模块(Column Decoder Module)、控制模块(Control Module)、字线驱动和脉冲调制模块(WordLine Driver&Pulse With Module)、行译码模块(Row Decoder Module)，其中：
所述电路结构包括N行N列的静态随机存储器SRAM阵列，在所述SRAM阵列的外围分别设置列译码模块、控制模块、字线驱动和脉冲调制模块、行译码模块，其中：
所述SRAM阵列与所述列译码模块、字线驱动和脉冲调制模块、行译码模块相连，在乘法运算过程中，通过所述行译码模块和列译码模块按需求开启字线，将待处理的被乘数数据以二进制形式存入在所述SRAM阵列的存储单元中；
所述控制模块分别与所述列译码模块、字线驱动和脉冲调制模块、行译码模块相连，用来提供时序，以控制整体电路功能的正常进行；
所述字线驱动和脉冲调制模块与所述行译码模块相连，用来产生所需的不同时间脉冲，在乘法运算阶段，经过所述字线驱动和脉冲调制模块脉冲宽度调制后的WLP信号和从所述行译码模块进来的乘数编码进行与运算后，根据与运算结果来驱动字线WL的开启；
所述字线WL的驱动电压由与运算结果产生，位线BLB根据开启的字线WL和所述存储单元内的数据进行放电，当放电完成后，位线BLB电压的变化量即可表示乘法结果。
所述SRAM阵列中N行N列的存储单元为6T SRAM单元，如图2所示为本发明实施例所提供6T SRAM单元的电路结构示意图，所述6T SRAM单元包括四个NMOS晶体管和两个PMOS晶体管，四个NMOS晶体管分别记为N0～N3，两个PMOS晶体管分别记为P0～P1，其中：
PMOS晶体管P0和NMOS晶体管N0构成一个反向器，PMOS晶体管P1和NMOS晶体管N1构成另一个反向器，两个反向器形成交叉耦合结构；
PMOS晶体管P0和P1的源极与电源VDD相连，NMOS晶体管NO和N1的源极与地GND相连；
NMOS晶体管N2和NMOS晶体管N3作为传输管；
NMOS晶体管N2的源极与位线BL相连，栅极与字线WL相连，漏极与存储节点Q相连；
NMOS晶体管N3的源极与位线BLB相连，栅极与字线WL相连，漏极与存储节点QB相连。
另外，在利用所述SRAM阵列存储被乘数数据时，在不同列的存储单元中存入不同的被乘数，同时对多列进行运算，以完成多个数的乘法运算，这样就极大地提高了运算效率，减少了能量的消耗。
下面以4*4位为例对上述电路结构进行乘法运算的原理进行如下说明：
首先通过行列译码模块，使用传统SRAM写方法把待处理的被乘数D以二进制形式d0d1d2d3存入SRAM阵列中6T SRAM单元中存储节点Q0Q1Q2Q3，则对应的存储节点QB0QB1QB2QB3存入的正好是Q0Q1Q2Q3的反码；
然后进入预充阶段，PRE信号为低电平，PMOS晶体管PR1，PR2导通，位线信号BL和BLB都被预充到VDD；
接着进入计算阶段，如图3所示为本发明实施例所述电路结构进行乘法运算的时序图，参考图3：WLP0WLP1WLP2WLP3通过脉冲宽度调制后，各自的4个阶段分别对应形成1248的时间关系，相互之间从低到高也对应形成1248的时间关系：
Figure BDA0002194219040000041
t0为最小时间单位；
然后待处理的乘数p以二进制形式P0P1P2P3串行进入，其对应的作用时间分别为P0＝8t0，P1＝16t0，P2＝32t0，P3＝64t0；P0P1P2P3和WLP0WLP1WLP2WLP3分别进行与运算，根据与运算结果确定是否开启对应的字线WL0WL1WL2WL3，如果字线被开启，而其所对应的QB存储节点中如果存储的是0，那么位线BLB会通过该节点连接的传输管进行放电，而放掉的电量正好就是等于D*PΔV，ΔV是最小时间对应的放电量。
上述电路利用位线放电实现乘法计算，提高了运算效率和能效，减少传输过程能量的消耗。
为了更加清晰地展现出本发明所提供的技术方案及所产生的技术效果，取一列中4位6T单元，并以计算15*9为实例进行仿真验证乘法运算的详细过程，该乘法运算的时序图如图3所示，该实例中仿真验证基于65nm，电源电压为1.2V，具体过程为：
首先，被乘数15以二进制形式1111被从下到上依次存储在同一列4个的6管SRAM单元中，其存储节点Q0Q1Q2Q3分别为1111，而对应的存储节点QB则分别为0000。减数0011被转换成相应的字线控制信号；
乘数9以二进制形式1001串行进入，和经过脉冲宽度调制后的WLP0WLP1WLP2WLP3信号进行与运算，并根据与运算结果控制4根字线WL0WL1WL2WL3的开启，字线电压为0.52V。P0进入后，位线BLB放掉的电量为15ΔV，P1和P2为0，这两个时间段不放电；P3进入后，位线BLB再放掉120ΔV的电量，至此运算结束，则位线BLB上放掉的总电量为(120+15)ΔV＝135ΔV，从而就将15*9的乘法运算转化为135ΔV的电压变化量来表示计算结果了。
如图4所示为本发明实施例所述电路结构进行乘法运算的仿真结果示意图，图4中为乘数和被乘数分别取不同值时，位线BLB的电压变化，从图4中可以看出最终输出结果有着较好的线性度，且交换乘数与被乘数，对最终结果影响很小。
值得注意的是，本发明实施例中未作详细描述的内容属于本领域专业技术人员公知的现有技术。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (3)

1.一种基于静态随机存储器的乘法电路结构，其特征在于，所述电路结构包括N行N列的静态随机存储器SRAM阵列，在所述SRAM阵列的外围分别设置列译码模块、控制模块、字线驱动和脉冲调制模块、行译码模块，其中：
所述SRAM阵列与所述列译码模块、字线驱动和脉冲调制模块、行译码模块相连，在乘法运算过程中，通过所述行译码模块和列译码模块按需求开启字线，将待处理的被乘数数据以二进制形式存入在所述SRAM阵列的存储单元中；
所述控制模块分别与所述列译码模块、字线驱动和脉冲调制模块、行译码模块相连，用来提供时序，以控制整体电路功能的正常进行；
所述字线驱动和脉冲调制模块与所述行译码模块相连，用来产生所需的不同时间脉冲，在乘法运算阶段，经过所述字线驱动和脉冲调制模块脉冲宽度调制后的WLP信号和从所述行译码模块进来的乘数编码进行与运算后，根据与运算结果来驱动字线WL的开启；
所述字线WL的驱动电压由与运算结果产生，位线BLB根据开启的字线WL和所述存储单元内的数据进行放电，当放电完成后，位线BLB电压的变化量即可表示乘法结果。
2.根据权利要求1所述基于静态随机存储器的乘法电路结构，其特征在于，所述SRAM阵列中N行N列的存储单元为6T SRAM单元，所述6T SRAM单元包括四个NMOS晶体管和两个PMOS晶体管，四个NMOS晶体管分别记为N0～N3，两个PMOS晶体管分别记为P0～P1，其中：
PMOS晶体管P0和NMOS晶体管N0构成一个反向器，PMOS晶体管P1和NMOS晶体管N1构成另一个反向器，两个反向器形成交叉耦合结构；
PMOS晶体管P0和P1的源极与电源VDD相连，NMOS晶体管NO和N1的源极与地GND相连；
NMOS晶体管N2和NMOS晶体管N3作为传输管；
NMOS晶体管N2的源极与位线BL相连，栅极与字线WL相连，漏极与存储节点Q相连；
NMOS晶体管N3的源极与位线BLB相连，栅极与字线WL相连，漏极与存储节点QB相连。
3.根据权利要求1所述基于静态随机存储器的乘法电路结构，其特征在于，在利用所述SRAM阵列存储被乘数数据时，在不同列的存储单元中存入不同的被乘数，同时对多列进行运算，以完成多个数的乘法运算。
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