CN113258910B - 基于脉宽调制的计算装置 - Google Patents

Abstract

本发明涉及一种基于脉宽调制的计算装置。该装置包括：存算单元阵列模块、输入驱动和脉宽输入模块、位线驱动模块、字线驱动模块以及读出计算模块；存算单元阵列模块与输入驱动和脉宽输入模块、位线驱动模块、字线驱动模块以及读出计算模块连接；输入驱动和脉宽输入模块用于产生Vin信号以及根据脉宽输入产生脉冲信号；位线驱动模块用于通过控制BL和BLB的电平实现权重的存取以及读出；字线驱动模块用于通过控制WL的电平实现控制权重的存储以及对权重的选择；读出计算模块用于对计算的输出结果进行脉宽调制和加法后，输出计算结果；存算单元阵列模块用于根据权重进行存储和计算。本发明能够实现多位输入的乘法的计算，提高计算精度。

Description

基于脉宽调制的计算装置

技术领域

本发明涉及电路技术领域，特别是涉及基于脉宽调制的计算装置。

背景技术

深度卷积神经网络（DCNNs）在人工智能等领域发展迅速，随着它的逐步发展，需要越来越多的考虑尺寸的大小、效率、能耗等方面的问题。传统的计算过程中，权重是在存储器和运算单元之间移动作用的，这不符合低功耗的要求。内存计算（IMC）对DCNN加速越来越有吸引力。传统的存算芯片多采用电压或者电平进行计算，并且单比特计算较多。

并且，现有的存算结构晶体管的数量多，造成占用面积大，无法实现多位输入的乘法的计算，进而造成计算的精度低。

发明内容

本发明的目的是提供一种基于脉宽调制的计算装置，能够实现多位输入的乘法的计算，提高计算精度。

为实现上述目的，本发明提供了如下方案：

一种基于脉宽调制的计算装置，包括：存算单元阵列模块、输入驱动和脉宽输入模块、位线驱动模块、字线驱动模块以及读出计算模块；

所述存算单元阵列模块分别与所述输入驱动和脉宽输入模块、所述位线驱动模块、所述字线驱动模块以及所述读出计算模块连接；

所述输入驱动和脉宽输入模块用于利用输入驱动器产生Vin信号以及利用脉冲发生器产生的脉宽输入产生脉冲信号；

所述位线驱动模块用于通过控制位线BL和BLB的电平实现权重的存取以及读出；

所述字线驱动模块用于通过控制字线WL的电平实现控制权重的存储；

所述读出计算模块用于对计算的输出结果进行脉宽调制和加法后，输出计算结果；

所述存算单元阵列模块用于根据权重进行存储和计算，得到所述输出结果。

可选地，所述存算单元阵列模块包括16*64的单元阵列；

所述单元阵列用于根据权重进行存储和计算，得到所述输出结果。

可选地，所述单元阵列包括：存储单元以及计算单元；

所述存储单元用于对所述权重进行存储；

所述计算单元与所述存储单元连接；所述计算单元用于根据所述权重进行计算。

可选地，所述存储单元包括：一个4T SRAM单元。

可选地，所述4T SRAM单元包括 ：第一PMOS管、第二PMOS管、第一NMOS管以及第二NMOS管；

所述第一PMOS管的栅极分别与所述第二NMOS管的漏极以及所述第二PMOS管的漏极连接；所述第二PMOS管的栅极分别与所述第一PMOS管的漏极以及所述第一NMOS管的漏极连接；所述第一PMOS管的源极与所述第二PMOS管的源极均与电源连接；所述第一NMOS管的源极与BLB连接；所述第一NMOS管的栅极与WL连接；所述第二NMOS管的源极与BL连接；所述第二NMOS管的栅极与WL连接。

可选地，所述计算单元包括：第一反相器、第二反相器、第三反相器、选择器、第三PMOS管、第四PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管以及第七NMOS管；

所述第一反相器的输入端以及所述选择器的第一输入端均与所述输入驱动和脉宽输入模块连接；所述第一反相器的输出端与所述选择器的第二输入端连接；所述选择器的第三输入端分别与所述存储单元以及所述第四PMOS管的栅极连接；所述选择器的输出端分别与所述第三PMOS管的栅极以及所述第三NMOS管的栅极连接；所述第三PMOS管的源极与电源连接；所述第三PMOS管的漏极以及所述第三NMOS管的漏极均与所述第二反相器的输入端连接；所述第二反相器的输出端分别与所述第四PMOS管的源极以及所述第三反相器的输入端连接；所述第四PMOS管的源极和所述第七NMOS管的漏极均与所述第三反相器的输出端连接；所述第三NMOS管的源极与所述第四NMOS管的漏极、所述第四NMOS管的源极、所述第五NMOS管的漏极、所述第五NMOS管的源极、所述第六NMOS管的漏极以及所述第六NMOS管的源极依次连接；所述输入驱动和脉宽输入模块与所述第四NMOS管的栅极、所述第五NMOS管的栅极以及所述第六NMOS管的栅极连接；所述第七NMOS管的栅极与字线WL连接，所述第七NMOS管的源极作为pluse_out的输出端；

当根据BL和BLB的电平以及WL的电平确定的权重为-1时，所述选择器工作，所述第四PMOS管短路，管脉冲信号经过第三PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管，脉宽增大，凸波变成凹波，再经过第二反相器重新成为一个凸波信号；

当根据BL和BLB的电平以及WL的电平确定的权重为1时，所述选择器工作，脉冲信号经过所述第一反相器，凸波变成凹波，再经过第三PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管，脉宽减小，并且重新成为一个凸波信号，再次经过第二反相器和第三反相器后，保持凸波信号；

第七NMOS作为控制端，只有WL为高电平的时候计算的结果才能被输出。

根据本发明提供的具体实施例，本发明公开了以下技术效果：

本发明所提供的一种基于脉宽调制的计算装置，通过存算单元阵列模块进行权重的存储和计算，相较过去的存算结构，提高了计算精度，通过存算单元阵列模块实现对脉宽的控制，实现了计算，进而，保证高精度的乘算操作。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明所提供的一种基于脉宽调制的计算装置结构示意图；

图2为本发明所提供的存算单元阵列模块结构示意图；

图3为权重为-1时存算单元阵列模块结构示意图；

图4为权重为1时存算单元阵列模块结构示意图；

图5为反相器结构示意图；

图6为选择器结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明的目的是提供一种基于脉宽调制的计算装置，能够实现多位输入的乘法的计算，提高计算精度。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

图1为本发明所提供的一种基于脉宽调制的计算装置结构示意图，如图1所示，本发明所提供的一种基于脉宽调制的计算装置，包括：存算单元阵列模块1、输入驱动和脉宽输入模块2、位线驱动模块3、字线驱动模块4以及读出计算模块5。

所述存算单元阵列模块1分别与所述输入驱动和脉宽输入模块2、所述位线驱动模块3、所述字线驱动模块4以及所述读出计算模块5连接。

所述输入驱动和脉宽输入模块2用于产生Vin信号以及根据脉宽输入产生脉冲信号Pluse_in。脉冲信号Pluse_in按照一定时间间隔产生“1”电平的信号，用于计算。

所述位线驱动模块3用于通过控制BL和BLB的电平实现权重的存取以及读出。

所述字线驱动模块4用于通过控制WL的电平实现控制权重的存储。

字线驱动控制每次只有一个WL值为1实现只有一行计算，一行的16个计算结果被输入到读出计算模块5时，经过加法树、采样寄存电路和参考电压生成电路后，实现叠加计算。

所述读出计算模块5用于对计算的输出结果Pluse_out进行脉宽调制和加法后，输出计算结果。

所述存算单元阵列模块1用于根据权重进行存储和计算，得到所述输出结果Pluse_out。

所述存算单元阵列模块1包括16*64的单元阵列。即所述存算单元阵列模块1一共16列，1列由64个单元阵列组成。

所述单元阵列用于根据权重进行存储和计算，得到所述输出结果。

所述单元阵列包括：存储单元以及计算单元；

所述存储单元用于对所述权重进行存储。

所述计算单元与所述存储单元连接；所述计算单元用于根据所述权重进行计算。

如图2所示，所述存储单元包括：一个4T SRAM单元。

如图2所示，所述4T SRAM单元包括 ：第一PMOS管M1、第二PMOS管M2、第一NMOS管M3以及第二NMOS管M4。

所述第一PMOS管M1的栅极分别与所述第二NMOS管M4的漏极以及所述第二PMOS管M2的漏极连接；所述第二PMOS管M2的栅极分别与所述第一PMOS管M1的漏极以及所述第一NMOS管M3的漏极连接；所述第一PMOS管M1的源极与所述第二PMOS管M2的源极均与电源连接；所述第一NMOS管M3的源极与BLB连接；所述第一NMOS管M3的栅极与WL连接；所述第二NMOS管M4的源极与BL连接；所述第二NMOS管M4的栅极与WL连接。

第一PMOS管M1、第二PMOS管M2、第一NMOS管M3以及第二NMOS管M4作为存储部分用于存储权重。当WL=1时，BL=0，BLB=1时，写入权重-1；BL=1，BLB=0时，写入权重1。当WL=1时，令BL和BLB全为1，实现权重的读出。

如图2所示，所述计算单元包括：第一反相器a、第二反相器b、第三反相器c、选择器、第三PMOS管M5、第四PMOS管M10、第三NMOS管M6、第四NMOS管M7、第五NMOS管M8、第六NMOS管M9以及第七NMOS管M11。其中，反相器和选择器的结构示意图分别如图5和图6所示。

所述第一反相器a的输入端以及所述选择器的第一输入端均与所述输入驱动和脉宽输入模块2连接；所述第一反相器a的输出端与所述选择器的第二输入端连接；所述选择器的第三输入端分别与所述存储单元以及所述第四PMOS管M10的栅极连接；所述选择器的输出端分别与所述第三PMOS管M5的栅极以及所述第三NMOS管M6的栅极连接；所述第三PMOS管M5的源极与电源连接；所述第三PMOS管M5的漏极以及所述第三NMOS管M6的漏极均与所述第二反相器b的输入端连接；所述第二反相器b的输出端分别与所述第四PMOS管M10的源极以及所述第三反相器c的输入端连接；所述第四PMOS管M10的源极和所述第七NMOS管M11的漏极均与所述第三反相器c的输出端连接；所述第三NMOS管M6的源极与所述第四NMOS管M7的漏极、所述第四NMOS管M7的源极、所述第五NMOS管M8的漏极、所述第五NMOS管M8的源极、所述第六NMOS管M9的漏极以及所述第六NMOS管M9的源极依次连接；所述输入驱动和脉宽输入模块2与所述第四NMOS管M7的栅极、所述第五NMOS管M8的栅极以及所述第六NMOS管M9的栅极连接；所述第七NMOS管M11的栅极与字线WL连接，所述第七NMOS管M11的源极作为pluse_out的输出端；

当根据BL和BLB的电平以及WL的电平确定的权重为-1时，所述选择器工作，所述第四PMOS管短路，管脉冲信号经过第三PMOS管M5、第三NMOS管M6、第四NMOS管M7、第五NMOS管M8、第六NMOS管M9，脉宽增大，凸波变成凹波，再经过第二反相器b重新成为一个凸波信号，经过M10输出；

当根据BL和BLB的电平以及WL的电平确定的权重为1时，所述选择器工作，脉冲信号经过所述第一反相器a，凸波变成凹波，再经过第三PMOS管M5、第三NMOS管M6、第四NMOS管M7、第五NMOS管M8、第六NMOS管M9，脉宽减小，并且重新成为一个凸波信号，再次经过第二反相器b和第三反相器c后，保持凸波信号。

其中，第三PMOS管M5、第三NMOS管M6、第四NMOS管M7、第五NMOS管M8以及第六NMOS管M9作为一个伪反相器结构，所述第三PMOS管M5的漏极与电源VDD连接实现电平由低电平到高电平的转换是和普通反相器相同的。

所述第三NMOS管M6的漏极与所述第四NMOS管M7的源极、所述第四NMOS管M7的漏极、所述第五NMOS管M8的源极、所述第五NMOS管M8的漏极、所述第六NMOS管M9的源极以及所述第六NMOS管M9的漏极依次连接，使得高电平到低电平的速度受到电压Vin的影响。Vin有4种选择性，这四种情况00，01，10，11分别代表不同的vin的电压，电压的不同控制NMOS管M7，M8，M9的通断程度不同。电流就可以产生倍数的关系，这就能影响低电平转换为高电平的速度，实现对脉冲的宽度的控制。它受计算的输入值控制，2位的输入值可以实现对4种Vin的选择。

由上述可知，计算模数分为两种，一种是当权重为-1时，并如图3所示，选择器工作，此时选择不含有第一反相器a的那一路导通，并且第六NMOS管M9被短路，脉冲信号Pluse_in被输入进来后，经过伪反相器后脉冲信号的脉冲后沿受到影响，脉宽增大，凸波变成凹波。再次经过一个第二反相器b后，重新成为一个凸波信号（此时相对输入时的脉冲信号脉宽增大）；另一种是权重为1时并如图4所示（即存储的WL=0时），选择器工作，此时选择含有反相器a的那一路导通，并且M10不工作，脉冲信号Pluse_in被输入进来后，首先经过反相器a后，凸波变成凹波，再经过伪反相器后脉冲信号时脉冲前沿受到影响，脉宽减小，并且重新成为一个凸波信号，再次经过反相器b和反相器c后，保持凸波信号（此时相对输入时的脉冲信号脉宽减小）。通过脉冲宽度的变化实现的乘法的运算。（乘法运算是指，当权重为1时，2位输入控制的Vin被增大脉宽，当权重为-1时，2位输入控制的Vin被减小脉宽，通过脉宽的增大或减小实现了乘法的运算）

字线驱动控制产生WL[0]-WL[63]一共64个信号，一次计算只有一个WL值为1，其余为0。这个1会控制对应这一行的单元阵列中的M11工作，使得计算的结果被输出。而其余行的M11均不工作，无输出。这就实现了一次只工作一行的操作，一行的16个计算结果被输入到读出计算模块时，经过加法树、采样寄存电路和参考电压生成电路后，实现叠加计算。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (3)

1.一种基于脉宽调制的计算装置，其特征在于，包括：存算单元阵列模块、输入驱动和脉宽输入模块、位线驱动模块、字线驱动模块以及读出计算模块；

所述存算单元阵列模块分别与所述输入驱动和脉宽输入模块、所述位线驱动模块、所述字线驱动模块以及所述读出计算模块连接；

所述输入驱动和脉宽输入模块用于利用输入驱动器产生Vin信号以及利用脉冲发生器产生的脉宽输入产生脉冲信号；

所述位线驱动模块用于通过控制位线BL和BLB的电平实现权重的存取以及读出；

所述字线驱动模块用于通过控制字线WL的电平实现控制权重的存储；

所述读出计算模块用于对计算的输出结果进行脉宽调制和加法后，输出计算结果；

所述存算单元阵列模块用于根据权重进行存储和计算，得到所述输出结果；

所述存算单元阵列模块包括16*64的单元阵列；

所述单元阵列用于根据权重进行存储和计算，得到所述输出结果；

所述单元阵列包括：存储单元以及计算单元；

所述存储单元用于对所述权重进行存储；

所述计算单元与所述存储单元连接；所述计算单元用于根据所述权重进行计算；

所述计算单元包括：第一反相器、第二反相器、第三反相器、选择器、第三PMOS管、第四PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管以及第七NMOS管；

所述第一反相器的输入端以及所述选择器的第一输入端均与所述输入驱动和脉宽输入模块连接；所述第一反相器的输出端与所述选择器的第二输入端连接；所述选择器的第三输入端分别与所述存储单元以及所述第四PMOS管的栅极连接；所述选择器的输出端分别与所述第三PMOS管的栅极以及所述第三NMOS管的栅极连接；所述第三PMOS管的源极与电源连接；所述第三PMOS管的漏极以及所述第三NMOS管的漏极均与所述第二反相器的输入端连接；所述第二反相器的输出端分别与所述第四PMOS管的源极以及所述第三反相器的输入端连接；所述第四PMOS管的源极和所述第七NMOS管的漏极均与所述第三反相器的输出端连接；所述第三NMOS管的源极与所述第四NMOS管的漏极、所述第四NMOS管的源极、所述第五NMOS管的漏极、所述第五NMOS管的源极、所述第六NMOS管的漏极以及所述第六NMOS管的源极依次连接；所述输入驱动和脉宽输入模块与所述第四NMOS管的栅极、所述第五NMOS管的栅极以及所述第六NMOS管的栅极连接；所述第七NMOS管的栅极与字线WL连接，所述第七NMOS管的源极作为pluse_out的输出端；

当根据BL和BLB的电平以及WL的电平确定的权重为-1时，所述选择器工作，所述第四PMOS管短路，管脉冲信号经过第三PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管，脉宽增大，凸波变成凹波，再经过第二反相器重新成为一个凸波信号；

当根据BL和BLB的电平以及WL的电平确定的权重为1时，所述选择器工作，脉冲信号经过所述第一反相器，凸波变成凹波，再经过第三PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管，脉宽减小，并且重新成为一个凸波信号，再次经过第二反相器和第三反相器后，保持凸波信号；

第七NMOS作为控制端，只有WL为高电平的时候计算的结果才能被输出。

2.根据权利要求1所述的一种基于脉宽调制的计算装置，其特征在于，所述存储单元包括：一个4T SRAM单元。

3.根据权利要求2所述的一种基于脉宽调制的计算装置，其特征在于，所述4T SRAM单元包括 ：第一PMOS管、第二PMOS管、第一NMOS管以及第二NMOS管；

所述第一PMOS管的栅极分别与所述第二NMOS管的漏极以及所述第二PMOS管的漏极连接；所述第二PMOS管的栅极分别与所述第一PMOS管的漏极以及所述第一NMOS管的漏极连接；所述第一PMOS管的源极与所述第二PMOS管的源极均与电源连接；所述第一NMOS管的源极与BLB连接；所述第一NMOS管的栅极与WL连接；所述第二NMOS管的源极与BL连接；所述第二NMOS管的栅极与WL连接。

Images