CN113782072B - 一种多比特存内计算电路 - Google Patents

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Abstract

本发明涉及一种多比特存内计算电路。该电路中每个存储单元包括两个阻变器件，这样极大的减小了存储阵列面积，并且阻变器件功耗低；电流电压转换模块同时读出高位BLL和低位BLR两条位线的电流，并将高位电流与低位电流的一半相加，最后电流转换为电压模式，所用读出电路结构易于读出并进行了简化；列选模块使阵列共用一个读出电路，减小了整体电路中读出部分的面积。本发明能够减小存储阵列面积和功耗。

Description

一种多比特存内计算电路
技术领域
本发明涉及电路计算领域，特别是涉及一种多比特存内计算电路。
背景技术
深度卷积神经网络继续证明了推理精度的提高，深度学习正在向边缘计算转移。这一发展推动了低资源机器学习算法及其加速硬件的工作。深度卷积神经网络中最常见的运算是乘法和累加（MAC），它控制着功率和延迟。MAC操作具有很高的规则性和并行性，因此非常适合硬件加速。然而，内存访问量严重限制了传统数字加速器的能源效率。因此，存内计算（In Memory Computing，CIM）对深度卷积神经网络加速越来越有吸引力。
目前存内计算的设计中，基于静态随机存取存储器（Static Random-AccessMemory，SRAM）的设计技术成熟，但面积功耗过大。
因此，为了减小存储阵列面积和功耗，亟需提供一种新的存内计算方法。
发明内容
本发明的目的是提供一种多比特存内计算电路，能够减小存储阵列面积和功耗。
为实现上述目的，本发明提供了如下方案：
一种多比特存内计算电路，包括：存储阵列模块、行译码和输入驱动模块、列译码和位线、源线驱动模块、列选模块、电流电压转换模块以及ADC模块；
所述存储阵列模块通过位线BLL、位线BLR和源线SL分别与所述列译码和位线、源线驱动模块和所述列选模块连接；所述存储阵列模块还通过字线与所述行译码和输入驱动模块连接；所述存储阵列模块包括：多个存储单元；每个存储单元包括：NMOS管、第一阻变器件和第二阻变器件R1；所述第一阻变器件的一端连接位线BLL，所述第一阻变器件的另一端连接NMOS管的源极；所述第二变阻器件的一端连接位线BLR，第二变阻器件的另一端连接NMOS管的源极；NMOS管的栅极与字线WL连接，NMOS管的漏极与源线SL连接；
所述行译码和输入驱动模块用于当行译码时，对字线WL进行选通，进行权重值的存储；当驱动输入时，将两位的输入数据作用于字线WL；
所述列译码和位线、源线驱动模块用于对位线BLL、位线BLR和源线SL进行权重的写入，在进行计算时将源线SL接地；
所述列选模块用于将所述存储阵列模块中的一列存储单元的位线BLL的电流和位线BLR的电流；
所述电流电压转换模块用于将所述列选模块选中的一列存储单元的位线BLL的电流和位线BLR的电流的一半相加，并进行电流到电压的转换；
所述ADC模块与所述电流电压转换模块连接；所述ADC模块用于将所述电流电压转换模块的转换结果与十个参考电压进行比较，确定输出结果。
可选地，所述存储阵列模块包括：128行x32列存储单元。
可选地，所述两位的输入数据的个数为128个。
可选地，所述电流电压转换模块包括：位线BLL电流转换单元、位线BLR电流转换单元、开关S2、管N3以及电容CL；
所述位线BLL电流转换单元用于将所述列选模块选中的一列存储单元的高位权重与输入乘累加确定高位累加电流；
所述位线BLR电流转换单元用于将所述列选模块选中的一列存储单元的低位权重与输入乘累加确定低位累加电流；
所述位线BLL电流转换单元的输出端与管N3的漏极以及所述电容CL的一端连接，所述管N3的栅极与开关S2连接，所述管N3的源极接地；
所述位线BLR电流转换单元的输出端与管N3的漏极以及所述电容CL的一端连接，所述电容CL的另一端接地。
可选地，所述位线BLL电流转换单元包括：管P1、管P2、管P5、管N1、开关S1以及开关S0；
管P1的源极接VDD，管P1的栅极接管P1的漏极并连接到列选模块；管P2的源极接VDD，管P2的漏极与所述管N3的漏极以及电容CL的一端连接，管P2的栅极与管N1的源极和管P5的漏极连接；管N1的栅极与开关S1连接，管N1的源极与管P1的栅极；管P5的栅极与开关S0连接，管P5的源极接VDD。
可选地，所述位线BLR电流转换单元包括：管P3、管P4、管P6、管N2、开关S1以及开关S0；
管P3的源极接VDD，管P3的栅极接管P3的漏极并连接到列选模块；管P4的源极接VDD，管P4的漏极与所述管N3的漏极以及电容CL的一端连接，管P4的栅极与管N2的源极和管P6的漏极连接；管N2的栅极与开关S1连接，管N2的源极与管P3的栅极；管P6的栅极与开关S0连接，管P6的源极接VDD。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明所提供的一种多比特存内计算电路，存储阵列模块包括：多个存储单元，每个存储单元包括两个阻变器件，这样极大的减小了存储阵列面积，并且阻变器件功耗低；电流电压转换模块同时读出高位BLL和低位BLR两条位线的电流，并将高位电流与低位电流的一半相加，最后电流转换为电压模式，所用读出电路结构易于读出并进行了简化；列选模块使阵列共用一个读出电路，减小了整体电路中读出部分的面积。本发明能够减小存储阵列面积和功耗。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明所提供的一种多比特存内计算电路结构示意图；
图2为本发明所提供的电流电压转换模块结构示意图；
图3为乘计算真值表示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种多比特存内计算电路，能够减小存储阵列面积和功耗。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
图1为本发明所提供的一种多比特存内计算电路结构示意图，如图1所示，本发明所提供的一种多比特存内计算电路，包括：存储阵列模块、行译码和输入驱动模块、列译码和位线、源线驱动模块、列选模块、电流电压转换模块以及ADC模块；
所述存储阵列模块通过位线BLL、位线BLR和源线SL分别与所述列译码和位线、源线驱动模块和所述列选模块连接；所述存储阵列模块还通过字线与所述行译码和输入驱动模块连接；所述存储阵列模块包括：多个存储单元；每个存储单元包括：NMOS管、第一阻变器件R0和第二阻变器件R1；所述第一阻变器件R0的一端连接位线BLL，所述第一阻变器件R0的另一端连接NMOS管的源极；所述第二变阻器件R1的一端连接位线BLR，第二变阻器件R1的另一端连接NMOS管的源极；NMOS管的栅极与字线WL连接，NMOS管的漏极与源线SL连接；
所述行译码和输入驱动模块用于当行译码时，对字线WL进行选通，进行权重值的存储；当驱动输入时，将两位的输入数据作用于字线WL；
所述列译码和位线、源线驱动模块用于对位线BLL、位线BLR和源线SL进行权重的写入，在进行计算时将源线SL接地；
所述列选模块用于将所述存储阵列模块中的一列存储单元的位线BLL的电流和位线BLR的电流；
所述电流电压转换模块用于将所述列选模块选中的一列存储单元的位线BLL的电流和位线BLR的电流的一半相加，并进行电流到电压的转换；
所述ADC模块与所述电流电压转换模块连接；所述ADC模块用于将所述电流电压转换模块的转换结果与十个参考电压进行比较，确定输出结果。输出结果为一个10位的输出结果（OUT[9:0]）。
所述存储阵列模块包括：128行x32列存储单元。
作为一个具体的实施例，驱动输入时将外部128个两位的输入数据作用于WL(0) ~WL(127)。
存储阵列模块可在两种模式下工作：1、将权重写入存储器单元的存值模式；2、实现二进制乘累加操作的计算模式。
在存值模式中，需要对阵列进行权重的存储或更新。行译码模块对要存数据的行地址信号进行译码，选通阵列的某一行WL(i)；列译码模块对要存数据的列地址信号进行译码，选定阵列某一列BLL(j)、BLR(j)和SL(j)。两位权重的写入分为两步，写‘11’时WL(i)置高电平使NMOS管导通，第一步BLL(j)给1.5V的电压、BLR(j)给1V的电压SL(j)接地，此时第一阻变器件R0单元置为低阻状态，完成第一阻变器件R0写‘1’，第二阻变器件R1不变；第二步BLL(j)给1V的电压、BLR(j)给1.5V的电压SL(j)接地，此时第二阻变器件R1单元置为低阻状态，完成第二阻变器件R1写‘1’，第一阻变器件R0不变。写‘00’时WL(i)置高电平使NMOS管导通，第一步BLL(j)接地，BLR(j)给1V的电压，SL(j)给1.5V的电压，此时第一阻变器件R0单元处于高阻状态，完成第一阻变器件R0写‘0’，第二阻变器件R1不变；第二步BLL(j)给1V的电压、BLR(j) 接地，SL(j) 给1.5V的电压，此时第二阻变器件R1单元置为高阻状态，完成第二阻变器件R1写‘0’，第一阻变器件R0不变。写权重‘10’和‘01’时的原理同上。
在计算模式下，两位权值存储在一个存储单元中，第一阻变器件R0存储高位，第二阻变器件R1存储低位，128行两位输入数据被驱动到WL(0) ~ WL(255)。输入的大小由WL信号高电平的时间来体现，当输入数据为‘11’时WL(i)置为高电平的时间是输入数据为‘01’时的三倍，输入数据为‘00’时WL(i)为低电平。
开始计算时列选模块选中所计算的列，WL(i)被使能打开通路，高位电流IDL从BLL(j)流过第一阻变器件R0和MOS管到SL(j)接地，低位电流IDR从BLR(j)流过第二阻变器件R1和MOS管到SL(j)，IDL为整列高位权重与输入乘累加后的电流，IDR为整列低位权重与输入乘累加后的电流。如图3所示的乘计算的真值表。
如图2所示，所述电流电压转换模块包括：位线BLL电流转换单元、位线BLR电流转换单元、开关S2、管N3以及电容CL；
所述位线BLL电流转换单元用于将所述列选模块选中的一列存储单元的高位权重与输入乘累加确定高位累加电流；
所述位线BLR电流转换单元用于将所述列选模块选中的一列存储单元的低位权重与输入乘累加确定低位累加电流；
所述位线BLL电流转换单元的输出端与管N3的漏极以及所述电容CL的一端连接，所述管N3的栅极与开关S2连接，所述管N3的源极接地；
所述位线BLR电流转换单元的输出端与管N3的漏极以及所述电容CL的一端连接，所述电容CL的另一端接地。
所述位线BLL电流转换单元包括：管P1、管P2、管P5、管N1、开关S1以及开关S0；
管P1的源极接VDD，管P1的栅极接管P1的漏极并连接到列选模块；管P2的源极接VDD，管P2的漏极与所述管N3的漏极以及电容CL的一端连接，管P2的栅极与管N1的源极和管P5的漏极连接；管N1的栅极与开关S1连接，管N1的源极与管P1的栅极；管P5的栅极与开关S0连接，管P5的源极接VDD。
所述位线BLR电流转换单元包括：管P3、管P4、管P6、管N2、开关S1以及开关S0；
管P3的源极接VDD，管P3的栅极接管P3的漏极并连接到列选模块；管P4的源极接VDD，管P4的漏极与所述管N3的漏极以及电容CL的一端连接，管P4的栅极与管N2的源极和管P6的漏极连接；管N2的栅极与开关S1连接，管N2的源极与管P3的栅极；管P6的栅极与开关S0连接，管P6的源极接VDD。
乘累加后的电流通过列选模块到电压电流转换模块，列选的同时开关S0关闭，开关S1开启，开关S2断开，管P2导通并将IDL复制充电到电容CL上，管P4导通并将0.5倍的IDR复制充电到电容CL上，以此完成高位与低位结果的累加，乘累加后的电流即转换为VSUM，然后开关S0开启，开关S1断开，开关S2断开，计算结束得到乘累加电压VSUM。
最后电流转换成的电压VSUM输出到ADC模块，在ADC模块，VSUM与十个参考电压VREF[9:0]进行比较，得出一个十位的结果OUT[9:0]。
本发明每个存储单元用一个MOS管控制两个阻变器件Re，极大的缩小了存储单元的面积。电流电压转换模块同时读出高位BLL和低位BLR两条位线的电流，并将高位电流与低位电流的一半相加，最后电流转换为电压模式，所用读出电路结构易于读出并进行了简化。列选模块使阵列的32列共用一个读出电路，减小了整体电路中读出部分的面积。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (5)

1.一种多比特存内计算电路，其特征在于，包括：存储阵列模块、行译码和输入驱动模块、列译码和位线、源线驱动模块、列选模块、电流电压转换模块以及ADC模块；
所述存储阵列模块通过位线BLL、位线BLR和源线SL分别与所述列译码和位线、源线驱动模块和所述列选模块连接；所述存储阵列模块还通过字线与所述行译码和输入驱动模块连接；所述存储阵列模块包括：多个存储单元；每个存储单元包括：NMOS管、第一阻变器件和第二阻变器件R1；所述第一阻变器件的一端连接位线BLL，所述第一阻变器件的另一端连接NMOS管的源极；所述第二阻变器件的一端连接位线BLR，第二阻变器件的另一端连接NMOS管的源极；NMOS管的栅极与字线WL连接，NMOS管的漏极与源线SL连接；
所述行译码和输入驱动模块用于当行译码时，对字线WL进行选通，进行权重值的存储；当驱动输入时，将两位的输入数据作用于字线WL；
所述列译码和位线、源线驱动模块用于对位线BLL、位线BLR和源线SL进行权重的写入，在进行计算时将源线SL接地；
所述列选模块用于将所述存储阵列模块中的一列存储单元的位线BLL的电流和位线BLR的电流；
所述电流电压转换模块用于将所述列选模块选中的一列存储单元的位线BLL的电流和位线BLR的电流的一半相加，并进行电流到电压的转换；
所述ADC模块与所述电流电压转换模块连接；所述ADC模块用于将所述电流电压转换模块的转换结果与十个参考电压进行比较，确定输出结果；
所述电流电压转换模块包括：位线BLL电流转换单元、位线BLR电流转换单元、开关S2、管N3以及电容CL；
所述位线BLL电流转换单元用于将所述列选模块选中的一列存储单元的高位权重与输入乘累加确定高位累加电流；
所述位线BLR电流转换单元用于将所述列选模块选中的一列存储单元的低位权重与输入乘累加确定低位累加电流；
所述位线BLL电流转换单元的输出端与管N3的漏极以及所述电容CL的一端连接，所述管N3的栅极与开关S2连接，所述管N3的源极接地；
所述位线BLR电流转换单元的输出端与管N3的漏极以及所述电容CL的一端连接，所述电容CL的另一端接地。
2.根据权利要求1所述的一种多比特存内计算电路，其特征在于，所述存储阵列模块包括：128行x32列存储单元。
3.根据权利要求2所述的一种多比特存内计算电路，其特征在于，所述两位的输入数据的个数为128个。
4.根据权利要求1所述的一种多比特存内计算电路，其特征在于，所述位线BLL电流转换单元包括：管P1、管P2、管P5、管N1、开关S1以及开关S0；
管P1的源极接VDD，管P1的栅极接管P1的漏极并连接到列选模块；管P2的源极接VDD，管P2的漏极与所述管N3的漏极以及电容CL的一端连接，管P2的栅极与管N1的源极和管P5的漏极连接；管N1的栅极与开关S1连接，管N1的源极与管P1的栅极；管P5的栅极与开关S0连接，管P5的源极接VDD。
5.根据权利要求1所述的一种多比特存内计算电路，其特征在于，所述位线BLR电流转换单元包括：管P3、管P4、管P6、管N2、开关S1以及开关S0；
管P3的源极接VDD，管P3的栅极接管P3的漏极并连接到列选模块；管P4的源极接VDD，管P4的漏极与所述管N3的漏极以及电容CL的一端连接，管P4的栅极与管N2的源极和管P6的漏极连接；管N2的栅极与开关S1连接，管N2的源极与管P3的栅极；管P6的栅极与开关S0连接，管P6的源极接VDD。
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