CN113467751B - 一种基于磁性随机存储器的模拟域存内计算阵列结构 - Google Patents
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Abstract
发明公开了一种基于磁性随机存储器(MRAM)的模拟域存内计算阵列结构，包括6晶体管2磁隧道结(6T2M)存储阵列、读写电路、行译码驱动电路、数据输入单元、脉冲产生电路、电流镜积分模块、模数(A/D)转换器、移位加法电路、时序控制电路以及模式选择模块。该发明具备标准读写模式和存内计算模式。标准读写模式下实现存储阵列中数据的读写操作；存内计算模式下利用6T2M的存储单元，提高MRAM的等效磁阻比(TMR)，在读取数据的同时运用电流积分完成神经网络计算中的多比特乘累计算，同时将计算模块与存储阵列整合在一起，减少了访存能耗，相比传统的冯诺依曼架构的神经网络加速器，本发明有效提高计算精度和电路能效。
Description
技术领域
本发明属于集成电路设计领域，尤其涉及一种基于磁性随机存储器(MRAM)的模拟域存内计算阵列结构，以及基于存内实现多比特乘累加计算的电路设计方法。
背景技术
近年来，人工智能和机器学习的发展带来了大量的数据和计算，这对计算单元和存储器的吞吐量和速度提出了更高的要求。在传统的冯·诺依曼架构中，存储器和计算单元是独立的两个部分，传统的数字加速器只能对计算单元加速，这会导致计算单元和存储器速度不匹配的问题。同时，计算中产生的大量数据需要大面积的存储器来保存，而存储器的面积增大会使数据读写功耗上升。存内计算(Computing In Memory，CIM)打破传统计算机的冯·诺依玛架构，将计算电路嵌入存储器中，存储和计算连为一体，从而大幅度降低数据迁移以及对存储器的访存功耗。目前，CIM结构多采用模拟域的计算方式。模拟域计算同时开启多行字线，并将输入数据转化为电压信号，通过产生的位线电流进行计算。最后将位线电流转化为电压信号，由A/D转换器进行检测和量化。同时开启多行的计算方式提高了数据的吞吐量，并将访存的功耗均摊给了各个存储单元，进一步降低了计算功耗。在模拟域计算的过程中，由于电压电流的不断变化，晶体管的工作点发生偏移，会导致计算结果的非线性，使量化误差增大。
磁性随机存储器具有非易失性、读写速度快、低静态功耗以及与CMOS工艺兼容等优点，适用于物联网(IoT)的边缘设备。基于MRAM的模拟域存内计算通常要用磁隧道结的高低阻态来表示0和1，并利用流过磁隧道结的电流来完成后续的计算。但是，MRAM的TMR偏低导致电流差值太小，存内计算的准确率偏低，难以支持多比特的计算。
发明内容
本发明目的在于提供一种基于磁性随机存储器的模拟域存内计算阵列结构,以解决基于MRAM的模拟域存内计算TMR偏低和模拟存内计算非线性的技术问题。
为解决上述技术问题，本发明的具体技术方案如下：
一种基于磁性随机存储器的模拟域存内计算阵列结构，包括6晶体管2磁隧道结6T2M存储阵列、读写电路、行译码驱动电路、数据输入单元、脉冲产生电路、电流镜积分模块、A/D转换器、移位加法电路、时序控制电路以及模式选择模块；
所述6晶体管2磁隧道结6T2M存储阵列由6晶体管2磁隧道结6T2M的存储单元成矩阵排列组成，读写模式时，实现相当于2晶体管2磁隧道结2T2M存储阵列的存储功能，计算模式时，实现相当于1晶体管1磁隧道结1T1M存储阵列的存内计算功能；
所述行译码驱动电路和读写电路，在读写模式时被用于所述存储阵列的行列译码和数据读写；
所述数据输入单元和脉冲产生电路，在计算模式时实现激活数据的输入，并将激活数据转化为相对应的脉冲宽度；
所述电流镜积分模块，在计算模式时将经过多个存储单元的电流进行镜像并对电容充电，把电流信号转化为电压信号；
所述A/D转化器，在计算模式时，将得到模拟量电压进行量化，从而得到数字结果；
所述移位加法电路，在计算模式时，将高位和低位权重的计算结果进行移位和求和计算，最终得到多比特乘累加计算的结果；
所述模式选择模块，负责切换整个阵列的工作模式，以及产生各个模块的使能信号。
进一步的，6晶体管2磁隧道结6T2M存储阵列包括M行N列的6晶体管2磁隧道结6T2M存储单元，所有存储单元有共同的模式选择使能CEN，每列存储单元有共同的第一位线BL、第二位线BLB和计算位线CL，每行存储单元有共同的第一字线WL、第二子线WLB、源线SL和激活脉冲输入IN；当使能CEN为0时，利用第一字线WL、第二子线WLB、源线SL、第一位线BL和第二位线BLB实现存储单元基本的读写功能；当使能CEN为1时，利用激活脉冲输入IN实现激活脉冲输入，并通过计算位线CL输出模拟计算电流。
进一步的，6晶体管2磁隧道结6T2M存储单元包括：
第一NMOS管N1，其栅极连接字线WL，源极连接第一节点NET1，漏极连接第一磁隧道结器件M1；
第二NMOS管N2，其栅极连接字线WLB，源极连接第二节点NET2，漏极连接第二磁隧道结器件M2；
第三NMOS管N3，其栅极连接模式选择使能CEN，源极连接字线WL，漏极连接第二节点NET2；
第四NMOS管N4，其栅极连接模式选择使能CEN，源极连接字线WLB，漏极连接第一节点NET1；
第五NMOS管N5，其栅极连接第二节点NET2，源极连接地GND，漏极连接第三节点NET3；
第六NMOS管N6，其栅极连接激活脉冲输入IN，源极连接第三节点NET3，漏极连接计算位线CL；
第一磁隧道结器件M1，一端连接第一节点NET1，另一端连接位线BL；
第二磁隧道结器件M2，一端连接第二节点NET2，另一端连接位线BLB。
进一步的，行译码驱动电路包括译码器和控制字线选通的PMOS组成，存储阵列的字线和译码器通过PMOS管连接；当使能CEN为0时，PMOS导通，译码器能够控制存储阵列的字线；当使能CEN为1时，PMOS截止，存储阵列的字线WL和WLB的电平由存储单元内锁存结构决定。
进一步的，读写电路包括预充电路、列选择器、灵敏放大器、输入输出单元，存储阵列的位线和读写电路通过PMOS管连接；当使能CEN为0时，PMOS导通，位线和读写电路连接实现读写功能；当使能CEN为1时，PMOS截止，NMOS导通，位线被置为高电平1。
进一步的，数据输入单元和脉冲产生电路，在计算模式时，通过D触发器锁存激活值XIN完成数据输入，并由计数器产生不同宽度的脉冲信号。
进一步的，电流镜积分模块包括电流镜积分电路、反馈结构和时序控制单元；电流镜积分电路和反馈结构通过偏置电压节点bias和输出电压节点out连接；时序控制单元通过节点SW0和节点SW1实现对电流镜积分电路的时序控制。
进一步的，电流镜积分电路包括：
第一PMOS管P1，其栅极连接第一节点NET1，源极连接电源VDD，漏极连接计算位线CL；
第二PMOS管P2，其栅极连接第一节点NET1，源极连接电源VDD，漏极连接第二节点NET2；
第三PMOS管P3，其栅极连接节点SW0，源极连接电源VDD，漏极连接第一节点NET1；
第四PMOS管P4，其栅极连接偏置电压节点bias，源极连接第二节点NET2，漏极连接输出电压节点out；
第一NMOS管N1，其栅极连接节点SW1，源极连接地GND，漏极连接输出电压节点out；
第一电容C1，一端连接输出电压节点out，另一端连接地GND。
进一步的，反馈结构包括：
第五PMOS管P5，其栅极连接输出电压节点out，源极连接电流镜使能信号CMEN，漏极连接偏置电压节点bias；
第二NMOS管N2，其栅极连接偏置电压节点bias，源极连接地GND，漏极连接偏置电压节点bias。
进一步的，时序控制单元包括：
第一反相器INV1，输入端连接第三节点NET3，输出端连接节点SW0；第二反相器INV2，输入端连接电流镜使能信号CMEN，输出端连接节点SW1；第一与非门NAND1，为双端输入单端输出电路，其第一输入端连接时钟信号CLKC，第二输入端连接电流镜使能信号CMEN，输出端连接第三节点NET3。
本发明的一种基于磁性随机存储器的模拟域存内计算阵列结构，具有以下优点：
(1)本发明采用6T2M的存储单元，相比于1T1M的存储单元，在进行存内计算时，能够有效提高MRAM等效TMR，从而提高模拟存内计算的准确率。同时，将位线和计算电路解耦，避免了计算对存储数据的干扰。
(2)本发明在模拟域实现神经网络的多比特乘累加计算，基于电流积分的模拟域CIM结构，在实现计算的同时，保留MRAM的工作模式，实现计算存储一体化的MRAM计算阵列。
(3)本发明利用具有反馈结构的电流镜积分模块，在电容的电压值上升后，仍保持相同的积分电流，解决了模拟存内计算非线性的问题，从而使模拟计算具有更高的量化精度，计算结果的准确率得到提升。
附图说明
图1为本发明实施例提供的一种基于磁性随机存储器的模拟域存内计算阵列结构框图；
图2为本发明实施例提供的一种基于磁性随机存储器的模拟域存内计算阵列结构中存储阵列示意图；
图3为本发明实施例提供的一种基于磁性随机存储器的模拟域存内计算阵列结构中存储单元电路图；
图4为本发明实施例提供的一种基于磁性随机存储器的模拟域存内计算阵列结构中行译码驱动结构图；
图5为本发明实施例提供的一种基于磁性随机存储器的模拟域存内计算阵列结构中读写电路结构图；
图6为本发明实施例提供的一种基于磁性随机存储器的模拟域存内计算阵列结构中数据输入单元和脉冲产生电路结构图；
图7为本发明实施例提供的一种基于磁性随机存储器的模拟域存内计算阵列结构中电流镜积分模块电路图；
图8为本发明实施例提供的一种基于磁性随机存储器的模拟域存内计算阵列结构中2bit输入的时序图；
图9为本发明实施例提供的一种基于磁性随机存储器的模拟域存内计算阵列结构中4个2bit输入和4个1bit权重乘累加计算结果图；
图10为本发明实施例提供的一种基于磁性随机存储器的模拟域存内计算阵列结构中未加反馈结构的电流积分和具有反馈结构的电流积分仿真结果图。
图11为本发明实施例提供的一种基于磁性随机存储器的模拟域存内计算阵列结构中6T2M存储单元等效TMR的仿真结果表。
具体实施方式
为了更好地了解本发明的目的、结构及功能，下面结合附图，对本发明一种基于磁性随机存储器的模拟域存内计算阵列结构做进一步详细的描述。
一种基于磁性随机存储器的模拟域存内计算阵列结构，包括6晶体管2磁隧道结6T2M存储阵列、读写电路、行译码驱动电路、数据输入单元、脉冲产生电路、电流镜积分模块、A/D转换器、移位加法电路、时序控制电路以及模式选择模块；
所述6晶体管2磁隧道结6T2M存储阵列由6晶体管2磁隧道结6T2M的存储单元成矩阵排列组成，读写模式时，实现相当于2晶体管2磁隧道结2T2M存储阵列的存储功能，计算模式时，实现相当于1晶体管1磁隧道结1T1M存储阵列的存内计算功能；
所述行译码驱动电路和读写电路，在读写模式时被用于所述存储阵列的行列译码和数据读写；
所述数据输入单元和脉冲产生电路，在计算模式时实现激活数据的输入，并将激活数据转化为相对应的脉冲宽度；
所述电流镜积分模块，在计算模式时将经过多个存储单元的电流进行镜像并对电容充电，把电流信号转化为电压信号；
所述A/D转化器，在计算模式时，将得到模拟量电压进行量化，从而得到数字结果；
所述移位加法电路，在计算模式时，将高位和低位权重的计算结果进行移位和求和计算，最终得到多比特乘累加计算的结果。
所述6晶体管2磁隧道结6T2M存储阵列包括M行N列的6晶体管2磁隧道结6T2M存储单元，所有存储单元有共同的模式选择使能CEN，每列存储单元有共同的第一位线BL、第二位线BLB和计算位线CL，每行存储单元有共同的第一字线WL、第二子线WLB、源线SL和激活脉冲输入IN；当使能CEN为0时，利用第一字线WL、第二子线WLB、源线SL、第一位线BL和第二位线BLB实现存储单元基本的读写功能；当使能CEN为1时，利用激活脉冲输入IN实现激活脉冲输入，并通过计算位线CL输出模拟计算电流；
所述模式选择模块，负责切换整个阵列的工作模式，以及产生各个模块的使能信号。
所述6晶体管2磁隧道结6T2M存储单元包括：
第一NMOS管N1，其栅极连接字线WL，源极连接第一节点NET1，漏极连接第一磁隧道结器件M1；
第二NMOS管N2，其栅极连接字线WLB，源极连接第二节点NET2，漏极连接第二磁隧道结器件M2；
第三NMOS管N3，其栅极连接模式选择使能CEN，源极连接字线WL，漏极连接第二节点NET2；
第四NMOS管N4，其栅极连接模式选择使能CEN，源极连接字线WLB，漏极连接第一节点NET1；
第五NMOS管N5，其栅极连接第二节点NET2，源极连接地GND，漏极连接第三节点NET3；
第六NMOS管N6，其栅极连接激活脉冲输入IN，源极连接第三节点NET3，漏极连接计算位线CL；
第一磁隧道结器件M1，一端连接第一节点NET1，另一端连接位线BL；
第二磁隧道结器件M2，一端连接第二节点NET2，另一端连接位线BLB。
所述行译码驱动电路包括译码器和控制字线选通的PMOS组成，存储阵列的字线和译码器通过PMOS管连接；当使能CEN为0时，PMOS导通，译码器能够控制存储阵列的字线；当使能CEN为1时，PMOS截止，存储阵列的字线WL和WLB的电平由存储单元内锁存结构决定。
所述读写电路包括预充电路、列选择器、灵敏放大器、输入输出单元，存储阵列的位线和读写电路通过PMOS管连接；当使能CEN为0时，PMOS导通，位线和读写电路连接实现读写功能；当使能CEN为1时，PMOS截止，NMOS导通，位线被置为高电平1。
所述数据输入单元和脉冲产生电路，在计算模式时，通过D触发器锁存激活值XIN完成数据输入，并由计数器产生不同宽度的脉冲信号。
所述电流镜积分模块包括电流镜积分电路、反馈结构和时序控制单元；电流镜积分电路和反馈结构通过偏置电压节点bias和输出电压节点out连接；时序控制单元通过节点SW0和节点SW1实现对电流镜积分电路的时序控制。
所述电流镜积分电路包括：
第一PMOS管P1，其栅极连接第一节点NET1，源极连接电源VDD，漏极连接计算位线CL；
第二PMOS管P2，其栅极连接第一节点NET1，源极连接电源VDD，漏极连接第二节点NET2；
第三PMOS管P3，其栅极连接节点SW0，源极连接电源VDD，漏极连接第一节点NET1；
第四PMOS管P4，其栅极连接偏置电压节点bias，源极连接第二节点NET2，漏极连接输出电压节点out；
第一NMOS管N1，其栅极连接节点SW1，源极连接地GND，漏极连接输出电压节点out；
第一电容C1，一端连接输出电压节点out，另一端连接地GND。
所述反馈结构包括：
第五PMOS管P5，其栅极连接输出电压节点out，源极连接电流镜使能信号CMEN，漏极连接偏置电压节点bias；
第二NMOS管N2，其栅极连接偏置电压节点bias，源极连接地GND，漏极连接偏置电压节点bias。
所述时序控制单元包括：
第一反相器INV1，输入端连接第三节点NET3，输出端连接节点SW0；第二反相器INV2，输入端连接电流镜使能信号CMEN，输出端连接节点SW1；第一与非门NAND1，为双端输入单端输出电路，其第一输入端连接时钟信号CLKC，第二输入端连接电流镜使能信号CMEN，输出端连接第三节点NET3。
实施例
本发明所述一种基于MRAM的模拟域计算阵列结构，包括6T2M存储阵列、读写电路、行译码驱动电路、数据输入单元、脉冲产生电路、电流镜积分模块、A/D转换器、移位加法电路、时序控制电路以及模式选择模块。
如图1所示模拟域存储计算阵列包括：由6T2M的存储单元成矩阵排列，读写模式时，实现相当于2T2M存储阵列的存储功能，计算模式时，实现相当于1T1M存储阵列的存内计算功能；行译码驱动电路和读写电路，在读写模式时被用于所述存储阵列的行列译码和数据读写；数据输入单元和脉冲产生电路，在计算模式时实现激活数据的输入，并将激活数据转化为相对应的脉冲宽度；电流镜积分模块，在计算模式时将经过多个存储单元的电流进行镜像并对电容充电，把电流信号转化为电压信号；A/D转化器，在计算模式时，将得到模拟量电压进行量化，从而得到数字结果；移位加法电路，在计算模式时，将高位和低位权重的计算结果进行移位和求和计算，最终得到多比特乘累加计算的结果；时序控制电路和模式选择模块，用于整个系统的时序控制和模式切换。
本实施例以一个4×2的阵列为设计对象(M＝4，N＝2)，实现4个2bit权重值W和4个2bit激活值XIN的乘累加计算，公式为：
公式(4)中权重值W在本发明公开的6T2M存储阵列中映射为：
公式(5)中Wi,1和Wi,0分别表示2bit权重值的高位和低位，按照公式所示的矩阵将权重值存入本发明公开的6T2M存储阵列中的存储单元。
公式(4)中激活值XIN在本发明公开的6T2M存储阵列中映射为：
映射方式为将4个2bit激活值XIN分别输入到数据输入单元，并通过脉冲产生电路转化为脉冲信号。
存储阵列示意图如图2所示，整个阵列有共同的模式选择使能CEN，每一列存储单元有共同的位线BL、BLB和计算位线CL，每一行存储单元有共同的字线WL和WLB、源线SL以及激活脉冲输入IN。当CEN为0时，利用WL、WLB、SL、BL和BLB实现存储单元基本的读写功能；当CEN为1时，利用IN实现激活脉冲输入，并通过CL输出模拟计算电流。
存储单元电路图如图3所示，由6个MOS管和2个磁隧道结MTJ构成。当CEN为0时，NMOS管N3和N4截止，NMOS管N1、N2和磁隧道结M1、M2可构成2T2M的存储单元，利用M1、M2的高低阻态存储不同的数据。当CEN为1时，切换为计算模式，BL和BLB置为高电平1，SL置为低电平0，NMOS管N3和N4导通，NMOS管N1、N2和磁隧道结M1、M2可构成锁存结构，因为M1、M2阻值不同，会在节点NET产生高低电平，从而控制NMOS管N6的导通阻值。M1为高阻态HRS，M2为低阻态LRS时，存储数据1，计算模式时节点NET2为高电平，NMOS管N6导通电阻为低阻；M1为低阻态LRS，M2为高阻态HRS时，存储数据0，计算模式时节点NET2为低电平，NMOS管N6导通电阻为高阻。IN是激活脉冲输入，脉冲激活时，NMOS管N5导通，表示激活数据1输入；当没有脉冲时，NMOS管N5截止，表示激活数据0输入或没有激活输入。IN和NET分别表示激活值和权重值，在CL端施加电压时，会产生电流实现乘法操作。
行译码驱动结构图如图4所示，存储阵列的字线和译码器通过PMOS管连接。当CEN为0时，PMOS导通，译码器能够控制存储阵列的字线；当CEN为1时，PMOS截止，存储阵列的字线WL和WLB的电平由存储单元内锁存结构决定。
读写电路结构图如图5所示，读写电路包括预充电路、列选择器、灵敏放大器、输入输出单元，存储阵列的位线和读写电路通过PMOS管连接。当CEN为0时，PMOS导通，位线和读写电路连接实现读写功能；当CEN为1时，PMOS截止，NMOS导通，位线被置为高电平1。
如图6所示，为本发明实施例提供的一种基于磁性随机存储器的模拟域存内计算阵列结构中数据输入单元和脉冲产生电路结构图。通过D触发器锁存激活值XIN完成数据输入，并通过计数器产生宽度为XIN×1ns的脉冲信号。
如图7所示，为本发明实施例提供的一种基于磁性随机存储器的模拟域存内计算阵列结构中电流镜积分模块电路图。通过SW0和SW1实现对电流镜的时序控制。SW1为高电平时，电容放电，SW1为低电平时，电容充电。SW0为高电平时，电流镜工作，SW1为低电平时，停止工作。本发明对普通电流镜进行改进，增加了反馈结构，当输出电压Vout升高时，PMOS管P5的导通电阻变大，P5两端分压变大，偏置电压Vbias变小，PMOS管P4导通电阻变小，使得电容的充电电流能够维持稳定，提高了模拟计算的线性度。
如图8所示，为本发明实施例提供的一种基于磁性随机存储器的模拟域存内计算阵列结构中2bit输入的时序图。CEN为模式选择信号，CMEN为电流镜积分电路的使能信号。CEN和CMEN都为高电平1时，电流镜完成电流积分，将电流信号转化为电压信号Vout。SW0位高电平1，SW1为低电平0时，对电容进行充电，通过调节SW0的脉冲宽度，能够控制Vout的电压范围，从而使电流镜积分模块能够适应不同的存内计算。
如图9所示，为本发明实施例提供的一种基于磁性随机存储器的模拟域存内计算阵列结构中4个2bit输入和4个1bit权重乘累加计算结果图。从下到上分别是量化结果为0～12的输出电压Vout随时间变化的曲线。从图中可以看到，相邻输出电压的差值均在40mV以上。
如图10所示，为本发明实施例提供的一种基于磁性随机存储器的模拟域存内计算阵列结构中未加反馈结构的电流积分和具有反馈结构的电流积分仿真结果图。从图中可以看到，随着Vout不断升高，未加反馈的电流镜积分电流逐渐降低，而具有反馈结构的电流镜偏置电压Vbias不断下降，使得积分电流能够维持稳定，提高模拟计算的线性度。
如图11所示，为本发明实施例提供的一种基于磁性随机存储器的模拟域存内计算阵列结构中6T2M存储单元等效TMR的仿真结果表。从表格中可以看出，6T2M存储单元的等效TMR比原本的TMR有明显提高。
可以理解，本发明是通过一些实施例进行描述的，本领域技术人员知悉的，在不脱离本发明的精神和范围的情况下，可以对这些特征和实施例进行各种改变或等效替换。另外，在本发明的教导下，可以对这些特征和实施例进行修改以适应具体的情况及材料而不会脱离本发明的精神和范围。因此，本发明不受此处所公开的具体实施例的限制，所有落入本申请的权利要求范围内的实施例都属于本发明所保护的范围内。
Claims (10)
1.一种基于磁性随机存储器的模拟域存内计算阵列结构，其特征在于，包括6晶体管2磁隧道结6T2M存储阵列、读写电路、行译码驱动电路、数据输入单元、脉冲产生电路、电流镜积分模块、A/D转换器、移位加法电路、时序控制电路以及模式选择模块；
所述6晶体管2磁隧道结6T2M存储阵列由6晶体管2磁隧道结6T2M的存储单元成矩阵排列组成，读写模式时，实现相当于2晶体管2磁隧道结2T2M存储阵列的存储功能，计算模式时，实现相当于1晶体管1磁隧道结1T1M存储阵列的存内计算功能；
所述行译码驱动电路和读写电路，在读写模式时被用于所述存储阵列的行列译码和数据读写；
所述数据输入单元和脉冲产生电路，在计算模式时实现激活数据的输入，并将激活数据转化为相对应的脉冲宽度；
所述电流镜积分模块，在计算模式时将经过多个存储单元的电流进行镜像并对电容充电，把电流信号转化为电压信号；
所述A/D转化器，在计算模式时，将得到模拟量电压进行量化，从而得到数字结果；
所述移位加法电路，在计算模式时，将高位和低位权重的计算结果进行移位和求和计算，最终得到多比特乘累加计算的结果；
所述模式选择模块，负责切换整个阵列的工作模式，以及产生各个模块的使能信号。
2.根据权利要求1所述的基于磁性随机存储器的模拟域存内计算阵列结构，其特征在于，所述6晶体管2磁隧道结6T2M存储阵列包括M行N列的6晶体管2磁隧道结6T2M存储单元，所有存储单元有共同的模式选择使能CEN，每列存储单元有共同的第一位线BL、第二位线BLB和计算位线CL，每行存储单元有共同的第一字线WL、第二子线WLB、源线SL和激活脉冲输入IN；当使能CEN为0时，利用第一字线WL、第二子线WLB、源线SL、第一位线BL和第二位线BLB实现存储单元基本的读写功能；当使能CEN为1时，利用激活脉冲输入IN实现激活脉冲输入，并通过计算位线CL输出模拟计算电流。
3.根据权利要求2所述的基于磁性随机存储器的模拟域存内计算阵列结构，其特征在于，所述6晶体管2磁隧道结6T2M存储单元包括：
第一NMOS管N1，其栅极连接字线WL，源极连接第一节点NET1，漏极连接第一磁隧道结器件M1；
第二NMOS管N2，其栅极连接字线WLB，源极连接第二节点NET2，漏极连接第二磁隧道结器件M2；
第三NMOS管N3，其栅极连接模式选择使能CEN，源极连接字线WL，漏极连接第二节点NET2；
第四NMOS管N4，其栅极连接模式选择使能CEN，源极连接字线WLB，漏极连接第一节点NET1；
第五NMOS管N5，其栅极连接第二节点NET2，源极连接地GND，漏极连接第三节点NET3；
第六NMOS管N6，其栅极连接激活脉冲输入IN，源极连接第三节点NET3，漏极连接计算位线CL；
第一磁隧道结器件M1，一端连接第一节点NET1，另一端连接位线BL；
第二磁隧道结器件M2，一端连接第二节点NET2，另一端连接位线BLB。
4.根据权利要求1所述的基于磁性随机存储器的模拟域存内计算阵列结构，其特征在于，所述行译码驱动电路包括译码器和控制字线选通的PMOS组成，存储阵列的字线和译码器通过PMOS管连接；当使能CEN为0时，PMOS导通，译码器能够控制存储阵列的字线；当使能CEN为1时，PMOS截止，存储阵列的字线WL和WLB的电平由存储单元内锁存结构决定。
5.根据权利要求1所述的基于磁性随机存储器的模拟域存内计算阵列结构，其特征在于，所述读写电路包括预充电路、列选择器、灵敏放大器、输入输出单元，存储阵列的位线和读写电路通过PMOS管连接；当使能CEN为0时，PMOS导通，位线和读写电路连接实现读写功能；当使能CEN为1时，PMOS截止，NMOS导通，位线被置为高电平1。
6.根据权利要求1所述的基于磁性随机存储器的模拟域存内计算阵列结构，其特征在于，所述数据输入单元和脉冲产生电路，在计算模式时，通过D触发器锁存激活值XIN完成数据输入，并由计数器产生不同宽度的脉冲信号。
7.根据权利要求1所述的基于磁性随机存储器的模拟域存内计算阵列结构，其特征在于，所述电流镜积分模块包括电流镜积分电路、反馈结构和时序控制单元；电流镜积分电路和反馈结构通过偏置电压节点bias和输出电压节点out连接；时序控制单元通过节点SW0和节点SW1实现对电流镜积分电路的时序控制。
8.根据权利要求7所述的基于磁性随机存储器的模拟域存内计算阵列结构，其特征在于，所述电流镜积分电路包括：
第一PMOS管P1，其栅极连接第一节点NET1，源极连接电源VDD，漏极连接计算位线CL；
第二PMOS管P2，其栅极连接第一节点NET1，源极连接电源VDD，漏极连接第二节点NET2；
第三PMOS管P3，其栅极连接节点SW0，源极连接电源VDD，漏极连接第一节点NET1；
第四PMOS管P4，其栅极连接偏置电压节点bias，源极连接第二节点NET2，漏极连接输出电压节点out；
第一NMOS管N1，其栅极连接节点SW1，源极连接地GND，漏极连接输出电压节点out；
第一电容C1，一端连接输出电压节点out，另一端连接地GND。
9.根据权利要求7所述的基于磁性随机存储器的模拟域存内计算阵列结构，其特征在于，所述反馈结构包括：
第五PMOS管P5，其栅极连接输出电压节点out，源极连接电流镜使能信号CMEN，漏极连接偏置电压节点bias；
第二NMOS管N2，其栅极连接偏置电压节点bias，源极连接地GND，漏极连接偏置电压节点bias。
10.根据权利要求7所述的基于磁性随机存储器的模拟域存内计算阵列结构，其特征在于，所述时序控制单元包括：
第一反相器INV1，输入端连接第三节点NET3，输出端连接节点SW0；第二反相器INV2，输入端连接电流镜使能信号CMEN，输出端连接节点SW1；第一与非门NAND1，为双端输入单端输出电路，其第一输入端连接时钟信号CLKC，第二输入端连接电流镜使能信号CMEN，输出端连接第三节点NET3。
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