CN111652363B - 存算一体电路 - Google Patents

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Abstract

本发明公开了一种存算一体电路，包括阻变存储器阵列以及外围电路；所述阻变存储器阵列包括多个呈阵列排布的存储单元，每个存储单元用于存储L个比特位的数据，L为不小于2的整数；所述外围电路用于在存储模式下将一个以上卷积核写入所述阻变存储器阵列，在计算模式下将像素矩阵中对应的元素输入所述阻变存储器阵列，并读取每列存储单元的电流，其中，每列存储单元对应存储一个卷积核，所述卷积核的一个元素对应存储在一个存储单元中，所述像素矩阵的一个元素对应输入一行存储单元连接的字线。本发明提供的存算一体电路，实现了神经网络中的卷积操作，并且能够提高神经网络的识别精度。

Description

存算一体电路
技术领域
本发明涉及集成电路技术领域，具体涉及一种存算一体电路。
背景技术
人工神经网络极大地推动了物联网应用程序和边缘计算的发展，但是，人工神经网络对计算和内存资源的高要求与边缘设备上有限的资源相矛盾，这种矛盾给边缘设备带来了各种挑战。存储器和计算单元之间的大量数据移动需要耗费功率和时间，这对基于冯诺依曼架构的硬件提出了更高要求。
存内计算方法由于具有出色的内存并行计算能力，而被提出来克服冯诺依曼架构的瓶颈，阻变存储器器件被认为是存内计算结构的合适候选者。阻变存储器阵列一般都以交叉阵列的形态出现，其中，矩阵权重被表示为电导。交叉阵列非常自然地实现了向量和矩阵乘法，这对于各种基于人工智能的应用具有重要的意义：不仅可以永久存储权重以减少数据移动，还可以有效地降低矩阵向量乘法的时间复杂度。
现有许多开拓性的工作，都证明了基于阻变存储器阵列的存内计算具有巨大的应用潜力。但是，在现有的基于阻变存储器阵列的神经网络硬件方案中，主要是在阻变存储器阵列上部署二值神经网络，这导致了神经网络的识别精度较低。同时，现有的基于阻变存储器阵列实现的操作普遍仅限于神经网络中的全连接层，这使得阻变存储器阵列的优势不能被充分发挥。
发明内容
本发明所要解决的是现有的基于阻变存储器阵列实现神经网络识别精度低、仅限于全连接层操作的问题。
本发明通过下述技术方案实现：
一种存算一体电路，包括阻变存储器阵列以及外围电路；
所述阻变存储器阵列包括多个呈阵列排布的存储单元，每个存储单元用于存储L个比特位的数据，L为不小于2的整数；
所述外围电路用于在存储模式下将一个以上卷积核写入所述阻变存储器阵列，在计算模式下将像素矩阵中对应的元素输入所述阻变存储器阵列，并读取每列存储单元的电流，其中，每列存储单元对应存储一个卷积核，所述卷积核的一个元素对应存储在一个存储单元中，所述像素矩阵的一个元素对应输入一行存储单元连接的字线。
可选的，每个存储单元用于存储两个比特位的数据，所述阻变存储器阵列包括M条字线、N条第一位线、N条第二位线、N条第一源线、N条第二源线以及M行、N列存储单元，其中，M和N为正整数；
所述存储单元包括第一单元和第二单元，所述第一单元包括第一开关和第一忆阻器，所述第二单元包括第二开关和第二忆阻器；
所述第一开关的控制端作为所述存储单元的第一端，所述第一开关的一端作为所述存储单元的第二端，所述第一开关的另一端连接所述第一忆阻器的一端，所述第一忆阻器的另一端作为所述存储单元的第三端，所述第二开关的控制端作为所述存储单元的第四端，所述第二开关的一端作为所述存储单元的第五端，所述第二开关的另一端连接所述第二忆阻器的一端，所述第二忆阻器的另一端作为所述存储单元的第六端；
位于同一行的每个存储单元的第一端和第四端连接同一条字线，位于同一列的每个存储单元的第二端连接同一条第一源线，位于同一列的每个存储单元的第三端连接同一条第一位线，位于同一列的每个存储单元的第五端连接同一条第二源线，位于同一列的每个存储单元的第六端连接同一条第二位线。
可选的，所述外围电路包括字线模块、位线模块以及源线模块；
所述字线模块用于在所述存储模式下向所述M条字线提供字线电压，在所述计算模式下将所述像素矩阵中对应的元素输入所述M条字线；
所述位线模块用于在所述存储模式下向所述N条第一位线和所述N条第二位线提供位线电压，在所述计算模式下读取每列存储单元的电流；
所述源线模块用于在所述存储模式下和所述计算模式下向所述N条第一源线和所述N条第二源线提供源线电压。
可选的，所述像素矩阵中的每个元素为两个比特位的串行数据。
可选的，所述位线模块包括第一选通电路、第二选通电路、第一电压提供电路、第二电压提供电路以及读出电路；
所述第一选通电路用于在所述存储模式下将被选中的存储单元连接的第一位线与所述第一电压提供电路的输出端连通，在所述计算模式下将被选中的存储单元连接的第一位线与所述读出电路的第一输入端连通；
所述第二选通电路用于在所述存储模式下将被选中的存储单元连接的第二位线与所述第二电压提供电路的输出端连通，在所述计算模式下将被选中的存储单元连接的第二位线与所述读出电路的第二输入端连通；
所述第一电压提供电路用于在所述存储模式下向被选中的存储单元连接的第一位线提供置位电压，所述第二电压提供电路用于在所述存储模式下向被选中的存储单元连接的第二位线提供置位电压；
所述读出电路用于在所述计算模式下读出位于同一列的每个存储单元的电流，并对位于同一列的每个存储单元的电流进行累加。
可选的，所述第一选通电路包括存储控制开关、计算控制开关以及N个列选通开关；
所述存储控制开关的一端连接所述第一电压提供电路的输出端，所述存储控制开关的另一端连接所述计算控制开关的一端和所述N个列选通开关的一端，所述存储控制开关的控制端接收第一控制信号；
所述计算控制开关的另一端连接所述读出电路的第一输入端，所述计算控制开关的控制端接收第二控制信号；
每个列选通开关的另一端对应连接一条第一位线，每个列选通开关的控制端对应接收一个列选通信号。
可选的，所述第一电压提供电路包括电平转换器、反相器以及CMOS传输门；
所述电平转换器的一个输入端连接所述反相器的输入端，所述反相器的输出端连接所述电平转换器的另一个输入端，所述电平转换器的一个输出端连接所述CMOS传输门的一个控制端，所述电平转换器的另一个输出端连接所述CMOS传输门的另一个控制端，所述CMOS传输门的输入端用于接收操作电压，所述CMOS传输门的输出端作为所述第一电压提供电路的输出端。
可选的，所述读出电路包括第一放大电路、第二放大电路、电流节点、模数转换器以及累加器；
所述第一放大电路用于对被选中的存储单元连接的第一位线上的电流进行放大，获得第一放大电流；
所述第二放大电路用于对被选中的存储单元连接的第二位线上的电流进行放大，获得第二放大电流，所述第二放大电路的放大倍数和所述第一放大电路的放大倍数不同；
所述电流节点用于接收所述第一放大电流和所述第二放大电流，获得被选中的存储单元的电流；
所述模数转换器用于将被选中的存储单元的电流转换为对应的数字信号；
所述累加器用于对位于同一列的每个存储单元的电流对应的数字信号进行累加。
可选的，所述第一放大电路包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管、切换开关以及储能单元；
所述第一PMOS晶体管的源极作为所述第一放大电路的第一输入端，所述第一PMOS晶体管的栅极接收偏置电压，所述第一PMOS晶体管的漏极连接所述第二PMOS晶体管的栅极、所述第二PMOS晶体管的源极以及所述第三PMOS晶体管的源极；
所述第二PMOS晶体管的漏极连接所述第三PMOS晶体管的漏极；
所述第三PMOS晶体管的源极连接所述第四PMOS晶体管的漏极；
所述第四PMOS晶体管的栅极连接所述切换开关的一端和所述第六PMOS晶体管的栅极，所述第四PMOS晶体管的源极连接所述第五PMOS晶体管的源极和所述第六PMOS晶体管的源极；
所述第五PMOS晶体管的栅极连接所述切换开关的另一端和所述储能单元，所述第五PMOS晶体管的漏极和所述第六PMOS晶体管的漏极连接所述电流节点；
所述切换开关的控制端接收切换控制信号。
可选的，所述储能单元为NMOS晶体管；
所述NMOS晶体管的栅极连接所述切换开关的另一端和所述第五PMOS晶体管的栅极，所述NMOS晶体管的源极连接所述NMOS晶体管的漏极和所述NMOS晶体管的衬底。
本发明与现有技术相比，具有如下的优点和有益效果：
本发明提供的存算一体电路，包括阻变存储器阵列以及外围电路。所述阻变存储器阵列包括多个呈阵列排布的存储单元，每个存储单元用于存储L个比特位的数据，L为不小于2的整数；所述外围电路用于在存储模式下将一个以上卷积核写入所述阻变存储器阵列，在计算模式下将像素矩阵中对应的元素输入所述阻变存储器阵列，并读取每列存储单元的电流，其中，每列存储单元对应存储一个卷积核，所述卷积核的一个元素对应存储在一个存储单元中，所述像素矩阵的一个元素对应输入一行存储单元连接的字线。
由于一个存储单元对应存储卷积核的一个元素，像素矩阵的一个元素对应作为一行存储单元连接的字线输入，因而每个存储单元的电流就代表了像素矩阵的一个元素和卷积核的一个元素的乘积，一列存储单元的电流就代表了像素矩阵中对应的元素和一个卷积核的卷积结果。因此，本发明采用所述阻变存储器阵列实现了神经网络中的卷积操作。并且，由于每个存储单元存储两个比特位以上的数据，即采用更多比特位表示卷积核的元素，使得卷积核的元素表示更为精确，因而能够提高神经网络的识别精度。
附图说明
此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：
图1为本发明实施例的卷积操作与阻变存储器阵列的映射关系示意图；
图2为本发明实施例的存算一体电路的电路结构示意图；
图3为本发明实施例的位线模块的电路结构示意图；
图4为本发明实施例的第一选通电路的电路图；
图5为本发明实施例的第一电压提供电路的电路图；
图6为本发明实施例的读出电路的电路结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。
本发明实施例提供一种存算一体电路，所述存算一体电路包括阻变存储器阵列以及外围电路。
具体地，所述阻变存储器阵列包括多个呈阵列排布的存储单元，每个存储单元用于存储L个比特位的数据，L为不小于2的整数。
所述外围电路用于在存储模式下将一个以上卷积核写入所述阻变存储器阵列，在计算模式下将像素矩阵中对应的元素输入所述阻变存储器阵列，并读取每列存储单元的电流，其中，每列存储单元对应存储一个卷积核，所述卷积核的一个元素对应存储在一个存储单元中，即所述卷积核的一个元素采用L个比特位表示，所述像素矩阵的一个元素对应输入一行存储单元连接的字线。
由于一个存储单元对应存储卷积核的一个元素，像素矩阵的一个元素对应作为一行存储单元连接的字线输入，因而每个存储单元的电流就代表了像素矩阵的一个元素和卷积核的一个元素的乘积，一列存储单元的电流就代表了像素矩阵中对应的元素和一个卷积核的卷积结果。因此，本发明采用所述阻变存储器阵列实现了神经网络中的卷积操作。并且，由于每个存储单元存储两个比特位以上的数据，即采用更多比特位表示卷积核的元素，使得卷积核的元素表示更为精确，因而能够提高神经网络的识别精度。
以3×3大小的卷积核为例，图1为本发明实施例的卷积操作与所述阻变存储器阵列的映射关系示意图。由于卷积核为3×3大小，即卷积核包括9个元素，因而每次是与像素矩阵中对应的9个像素进行卷积操作。又由于每列存储单元对应存储一个卷积核，卷积核的一个元素对应存储在一个存储单元中，因而所述阻变存储器阵列包括9行存储单元。
以采用第一列存储单元存储图中的卷积核为例，在存储模式下，所述外围电路将卷积核中的元素W1写入第一行的第一个存储单元，将卷积核中的元素W2写入第二行的第一个存储单元，将卷积核中的元素W3写入第三行的第一个存储单元，将卷积核中的元素W4写入第四行的第一个存储单元，将卷积核中的元素W5写入第五行的第一个存储单元，将卷积核中的元素W6写入第六行的第一个存储单元，将卷积核中的元素W7写入第七行的第一个存储单元，将卷积核中的元素W8写入第八行的第一个存储单元，将卷积核中的元素W9写入第九行的第一个存储单元。将所述卷积核写入所述阻变存储器阵列后，存储不同元素的存储单元具有不同的阻值。
在计算模式下，所述外围电路将像素矩阵中的元素V1输入第一行存储单元连接的字线，将像素矩阵中的元素V2输入第二行存储单元连接的字线，将像素矩阵中的元素V3输入第三行存储单元连接的字线，将像素矩阵中的元素V4输入第四行存储单元连接的字线，将像素矩阵中的元素V5输入第五行存储单元连接的字线，将像素矩阵中的元素V6输入第六行存储单元连接的字线，将像素矩阵中的元素V7输入第七行存储单元连接的字线，将像素矩阵中的元素V8输入第八行存储单元连接的字线，将像素矩阵中的元素V9输入第九行存储单元连接的字线。通过将所述像素矩阵中对应的元素输入所述阻变存储器阵列，所述像素矩阵中对应的元素与存储着不同阻值的存储单元相作用产生电流，每个存储单元的电流对应着卷积操作中的乘法操作，每列存储单元的电流对应着卷积操作中的求和操作，例如，第一列存储单元的电流I1为图1所示的卷积核和像素矩阵中对应的9个像素进行卷积的结果。在本实施例中，所述阻变存储器阵列包括8列存储单元，每列存储单元对应存储一个卷积核，因而所述阻变存储器阵列每次可以部署8个卷积核。
作为一种具体实现方式，以每个存储单元用于存储两个比特位的数据为例，图2是本发明实施例的存算一体电路的电路结构示意图。所述阻变存储器阵列21包括M条字线、N条第一位线、N条第二位线、N条第一源线、N条第二源线以及M行、N列存储单元，其中，M和N为正整数。在本实施例中，以M的取值为9、N的取值为8为例进行说明，即所述阻变存储器阵列21包括9条字线(字线WL0～WL8)、8条第一位线(LBL0～LBL7)、8条第二位线(MBL0～MBL7)、8条第一源线(LSL0～LSL7)、8条第二源线(MSL0～MSL7)以及9行、8列存储单元。
所述存储单元采用2T2R的结构，包括第一单元和第二单元，所述第一单元包括第一开关K1和第一忆阻器R1，所述第二单元包括第二开关K2和第二忆阻器R2。所述第一开关K1的控制端作为所述存储单元的第一端，所述第一开关K1的一端作为所述存储单元的第二端，所述第一开关K1的另一端连接所述第一忆阻器R1的一端，所述第一忆阻器R1的另一端作为所述存储单元的第三端。所述第二开关K2的控制端作为所述存储单元的第四端，所述第二开关K2的一端作为所述存储单元的第五端，所述第二开关K2的另一端连接所述第二忆阻器R2的一端，所述第二忆阻器R2的另一端作为所述存储单元的第六端。所述第一开关K1和所述第二开关K2可以为晶体管，例如可以为NMOS晶体管。
位于同一行的每个存储单元的第一端和第四端连接同一条字线，即位于第一行的存储单元的第一端和第四端连接字线WL0，…，位于第九行的存储单元的第一端和第四端连接字线WL8。位于同一列的每个存储单元的第二端连接同一条第一源线，即位于第一列的存储单元的第二端连接第一源线LSL0，…，位于第八列的存储单元的第二端连接第一源线LSL7。位于同一列的每个存储单元的第三端连接同一条第一位线，即位于第一列的存储单元的第三端连接第一位线LBL0，…，位于第八列的存储单元的第三端连接第一位线LBL7。位于同一列的每个存储单元的第五端连接同一条第二源线，即位于第一列的存储单元的第五端连接第二源线MSL0，…，位于第八列的存储单元的第五端连接第二源线MSL7。位于同一列的每个存储单元的第六端连接同一条第二位线，即位于第一列的存储单元的第六端连接第二位线MBL0，…，位于第八列的存储单元的第六端连接第二位线MBL7。
所述第一单元为低位数据单元，可以表示二进制数据0或者1；所述第二单元为高位数据单元，也可以表示二进制数据0或者1。因此，每个存储单元可以表示二进制数据00、01、10或者11。所述第一源线为低位数据单元连接的源线，所述第二源线为高位数据单元连接的源线。所述第一位线为低位数据单元连接的位线，所述第二位线为高位数据单元连接的位线。
所述外围电路包括字线模块221、位线模块222以及源线模块223。
所述字线模块221用于在所述存储模式下向所述M条字线提供字线电压，在所述计算模式下将所述像素矩阵中对应的元素输入所述M条字线。在所述存储模式下，所述字线模块221向被选中的存储单元连接的字线提供1V至2V的电压，向未被选中的存储单元连接的字线提供0V的电压；在所述计算模式下，所述字线模块221将所述像素矩阵中对应的元素输入被选中的存储单元连接的字线，向未被选中的存储单元连接的字线提供0V的电压。
在本实施例中，所述像素矩阵中的每个元素为两个比特位的串行数据。因此，在所述计算模式下，被选中的存储单元连接的字线接收的数据为二进制数据00、01、10或者11。下表为像素中的元素与卷积核中的元素作用，不同情况下对应的存储单元的电流。由于像素中的元素与卷积核中的元素均为两个比特位的数据，因而二者相乘后获得的存储单元的数据需要采用四个比特位来表示。
所述位线模块222用于在所述存储模式下向所述N条第一位线和所述N条第二位线提供位线电压，在所述计算模式下读取每列存储单元的电流。
本发明实施例提供所述位线模块222的一种具体结构，图3是所述位线模块222的电路结构示意图，所述位线模块222包括第一选通电路31、第二选通电路32、第一电压提供电路33、第二电压提供电路34以及读出电路35。
所述第一选通电路31用于在所述存储模式下将被选中的存储单元连接的第一位线与所述第一电压提供电路33的输出端连通，在所述计算模式下将被选中的存储单元连接的第一位线与所述读出电路35的第一输入端连通。以被选中的存储单元为第一列的某个存储单元为例，在所述存储模式下，所述第一选通电路31将第一位线LBL0与所述第一电压提供电路33的输出端连通，使第一位线LBL0接收所述第一电压提供电路33提供的置位电压；在所述计算模式下，所述第一选通电路31将第一位线LBL0与所述读出电路35的第一输入端连通，使所述读出电路35读出低位数据单元的电流。
所述第二选通电路32用于在所述存储模式下将被选中的存储单元连接的第二位线与所述第二电压提供电路34的输出端连通，在所述计算模式下将被选中的存储单元连接的第二位线与所述读出电路35的第二输入端连通。以被选中的存储单元为第一列的某个存储单元为例，在所述存储模式下，所述第二选通电路32将第二位线MBL0与所述第二电压提供电路34的输出端连通，使第二位线MBL0接收所述第二电压提供电路34提供的置位电压；在所述计算模式下，所述第二选通电路32将第二位线MBL0与所述读出电路35的第二输入端连通，使所述读出电路35读出高位数据单元的电流。
所述第一电压提供电路33用于在所述存储模式下向被选中的存储单元连接的第一位线提供置位电压，以被选中的存储单元为第一列的某个存储单元为例，所述第一电压提供电路33在所述存储模式下向第一位线LBL0提供置位电压。所述第二电压提供电路34用于在所述存储模式下向被选中的存储单元连接的第二位线提供置位电压，以被选中的存储单元为第一列的某个存储单元为例，所述第二电压提供电路24在所述存储模式下向第二位线MBL0提供置位电压。
所述读出电路35用于在所述计算模式下读出位于同一列的每个存储单元的电流，即依次对位于同一列的每个存储单元进行读取，获得同一列的每个存储单元的电流，并对位于同一列的每个存储单元的电流进行累加。
本发明实施例提供所述第一选通电路31的一种具体结构，图4是所述第一选通电路31的电路图，所述第一选通电路31包括存储控制开关41、计算控制开关42以及N个列选通开关43。
所述存储控制开关41的一端连接所述第一电压提供电路33的输出端，所述存储控制开关41的另一端连接所述计算控制开关42的一端和所述N个列选通开关43的一端，所述存储控制开关41的控制端接收第一控制信号。所述第一控制信号用于在所述存储模式下控制所述存储控制开关41导通，在所述计算模式下控制所述存储控制开关41断开。在本实施例中，所述存储控制开关41为CMOS传输门，所述第一控制信号为读使能信号Read。在所述读使能信号Read有效时，所述读使能信号Read控制所述存储控制开关41断开；在所述读使能信号Read无效时，所述读使能信号Read控制所述存储控制开关41导通。
所述计算控制开关42的另一端连接所述读出电路35的第一输入端，所述计算控制开关42的控制端接收第二控制信号。所述第二控制信号用于在所述存储模式下控制所述计算控制开关42断开，在所述计算模式下控制所述计算控制开关42导通。在本实施例中，所述计算控制开关42为NMOS晶体管，所述第二控制信号为读使能信号Read。在所述读使能信号Read有效时，所述读使能信号Read控制所述计算控制开关42导通；在所述读使能信号Read无效时，所述读使能信号Read控制所述计算控制开关42断开。
每个列选通开关43的另一端对应连接一条第一位线，即第一个列选通开关43的另一端连接第一位线LBL0，…，第八个列选通开关43的另一端连接第一位线LBL7。每个列选通开关43的控制端对应接收一个列选通信号，即第一个列选通开关43的控制端接收列选通信号BL0，…，第八个列选通开关43的控制端接收列选通信号BL7。所述列选通信号由列译码器对列地址信号进行译码产生，在所述列选通信号有效时，所述列选通信号控制相应的列选通开关导通；在所述列选通信号无效时，所述列选通信号控制相应的列选通开关断开。在本实施例中，所述列选通开关43为CMOS传输门。
进一步，所述第一选通电路31还可以包括使能开关44。所述使能开关44的一端连接所述存储控制开关41的一端，所述使能开关44的另一端接地，所述使能开关44的控制端用于接收使能信号DIS。所述使能信号DIS在不需要所述存算一体电路工作的时候控制所述使能开关44导通，否则控制所述使能开关44断开。在本实施例中，所述使能开关44为NMOS晶体管。
所述第二选通电路32的电路结构与所述第一选通电路31的电路结构相同，在此不再赘述。
本发明实施例提供所述第一电压提供电路33的一种具体结构，图5是所述第一电压提供电路33的电路图，所述第一电压提供电路33包括电平转换器51、反相器52以及CMOS传输门53。
所述电平转换器51的一个输入端连接所述反相器的52输入端，所述反相器52的输出端连接所述电平转换器51的另一个输入端，所述电平转换器51的一个输出端连接所述CMOS传输门53的一个控制端，所述电平转换器51的另一个输出端连接所述CMOS传输门53的另一个控制端，所述CMOS传输门53的输入端用于接收操作电压Vbl，所述CMOS传输门53的输出端作为所述第一电压提供电路33的输出端。所述电平转换器51用于进行电平转换，将所述CMOS传输门53的控制信号的高电平从电源电压VDD转换到高电压HV。在所述存储模式下，所述第一电压提供电路33用于提供置位电压，所述操作电压Vbl的电压值为2V至3V；在对所述阻变存储器阵列进行初始化时，所述第一电压提供电路33用于提供初始化电压，所述操作电压Vbl的电压值为3V至4V；在对所述阻变存储器阵列进行复位时，所述第一电压提供电路33用于提供复位电压，所述操作电压Vbl的电压值为2V至3V。
所述第二电压提供电路34的电路结构与所述第一电压提供电路33的电路结构相同，在此不再赘述。
本发明实施例提供所述读出电路35的一种具体结构，图6是所述读出电路35的电路图，所述读出电路35包括第一放大电路61、第二放大电路62、电流节点Iout、模数转换器63以及累加器64。
所述第一放大电路61用于对被选中的存储单元连接的第一位线上的电流进行放大，获得第一放大电流。以被选中的存储单元为第一列的某个存储单元为例，所述第一放大电路61用于对第一位线LBL0上的电流进行放大。
所述第二放大电路62用于对被选中的存储单元连接的第二位线上的电流进行放大，获得第二放大电流，所述第二放大电路的放大倍数和所述第一放大电路的放大倍数不同。以被选中的存储单元为第一列的某个存储单元为例，所述第二放大电路62用于对第二位线MBL0上的电流进行放大。
所述电流节点Iout用于接收所述第一放大电流和所述第二放大电流，对所述第一放大电流和所述第二放大电流进行叠加，获得被选中的存储单元的电流。
所述模数转换器63用于将被选中的存储单元的电流转换为对应的数字信号。所述累加器64用于对位于同一列的每个存储单元的电流对应的数字信号进行累加，累加结果即为卷积操作结果。
在本实施例中，所述第一放大电路61包括第一PMOS晶体管P1、第二PMOS晶体管P2、第三PMOS晶体管P3、第四PMOS晶体管P4、第五PMOS晶体管P5、第六PMOS晶体管P6、切换开关K60以及储能单元611。
所述第一PMOS晶体管P1的源极作为所述第一放大电路61的第一输入端，所述第一放大电路61的第一输入端用于连接所述第一选通电路31，所述第一PMOS晶体管P1的栅极接收偏置电压Vb，所述第一PMOS晶体管P1的漏极连接所述第二PMOS晶体管P2的栅极、所述第二PMOS晶体管P2的源极以及所述第三PMOS晶体管P3的源极。所述第二PMOS晶体管P2的漏极连接所述第三PMOS晶体管P3的漏极。所述第三PMOS晶体管P3的源极连接所述第四PMOS晶体管P4的漏极。所述第四PMOS晶体管P4的栅极连接所述切换开关K60的一端和所述第六PMOS晶体管P6的栅极，所述第四PMOS晶体管P4的源极连接所述第五PMOS晶体管P5的源极和所述第六PMOS晶体管P6的源极。所述第五PMOS晶体管P5的栅极连接所述切换开关K60的另一端和所述储能单元611，所述第五PMOS晶体管P5的漏极和所述第六PMOS晶体管P6的漏极连接所述电流节点。所述切换开关K60的控制端接收切换控制信号，所述切换控制信号在被选中的存储单元连接的字线接收低位数据时导通，在被选中的存储单元连接的字线接收高位数据时断开。
在本实施例中，被选中的存储单元的高位数据单元的逻辑值被放大3倍，即所述第三PMOS晶体管P3的宽长比与所述第二PMOS晶体管P2的宽长比的比值为3，被选中的存储单元的高位数据单元的逻辑值被放大1.5倍。并且，将被选中的存储单元连接的字线接收的高位数据减小到其原始值的二分之一，将被选中的存储单元连接的字线接收的低位数据减小到其原始值的四分之一，即所述第五PMOS晶体管P5的宽长比与所述第二PMOS晶体管P2的宽长比的比值为0.25，所述第六PMOS晶体管P6的宽长比与所述第二PMOS晶体管P2的宽长比的比值为0.5。通过将被选中的存储单元连接的字线接收的高位数据减小到其原始值的二分之一，将被选中的存储单元连接的字线接收的低位数据减小到其原始值的四分之一，可以实现低功耗。
进一步，所述储能单元611可以为NMOS晶体管N1。所述NMOS晶体管N1的栅极连接所述切换开关K60的另一端和所述第五PMOS晶体管P5的栅极，所述NMOS晶体管N1的源极连接所述NMOS晶体管N1的漏极和所述NMOS晶体管N1的衬底。通过采用所述NMOS晶体管N1进行储能，可以减小集成电路的面积。
所述第二放大电路62的电路结构与所述第一放大电路61的电路结构相同，在此不再赘述。
所述源线模块223用于在所述存储模式下和所述计算模式下向所述N条第一源线和所述N条第二源线提供源线电压。在所述存储模式下，所述源线模块223向被选中的存储单元连接的第一源线提供2V至3V的电压，向被选中的存储单元连接的第二源线提供2V至3V的电压，向未被选中的存储单元连接的第一源线和第二源线提供0V的电压；在所述计算模式下，所述源线模块223向被选中的存储单元连接的第一源线提供2V至3V的电压，向被选中的存储单元连接的第二源线提供2V至3V的电压，向未被选中的存储单元连接的第一源线和第二源线提供0V电压。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种存算一体电路，其特征在于，包括阻变存储器阵列以及外围电路；
所述阻变存储器阵列包括多个呈阵列排布的存储单元，每个存储单元用于存储L个比特位的数据，L为不小于2的整数；
所述外围电路用于在存储模式下将一个以上卷积核写入所述阻变存储器阵列，在计算模式下将像素矩阵中对应的元素输入所述阻变存储器阵列，并读取每列存储单元的电流，其中，每列存储单元对应存储一个卷积核，所述卷积核的一个元素对应存储在一个存储单元中，所述像素矩阵的一个元素对应输入一行存储单元连接的字线。
2.根据权利要求1所述的存算一体电路，其特征在于，每个存储单元用于存储两个比特位的数据，所述阻变存储器阵列包括M条字线、N条第一位线、N条第二位线、N条第一源线、N条第二源线以及M行、N列存储单元，其中，M和N为正整数；
所述存储单元包括第一单元和第二单元，所述第一单元包括第一开关和第一忆阻器，所述第二单元包括第二开关和第二忆阻器；
所述第一开关的控制端作为所述存储单元的第一端，所述第一开关的一端作为所述存储单元的第二端，所述第一开关的另一端连接所述第一忆阻器的一端，所述第一忆阻器的另一端作为所述存储单元的第三端，所述第二开关的控制端作为所述存储单元的第四端，所述第二开关的一端作为所述存储单元的第五端，所述第二开关的另一端连接所述第二忆阻器的一端，所述第二忆阻器的另一端作为所述存储单元的第六端；
位于同一行的每个存储单元的第一端和第四端连接同一条字线，位于同一列的每个存储单元的第二端连接同一条第一源线，位于同一列的每个存储单元的第三端连接同一条第一位线，位于同一列的每个存储单元的第五端连接同一条第二源线，位于同一列的每个存储单元的第六端连接同一条第二位线。
3.根据权利要求2所述的存算一体电路，其特征在于，所述外围电路包括字线模块、位线模块以及源线模块；
所述字线模块用于在所述存储模式下向所述M条字线提供字线电压，在所述计算模式下将所述像素矩阵中对应的元素输入所述M条字线；
所述位线模块用于在所述存储模式下向所述N条第一位线和所述N条第二位线提供位线电压，在所述计算模式下读取每列存储单元的电流；
所述源线模块用于在所述存储模式下和所述计算模式下向所述N条第一源线和所述N条第二源线提供源线电压。
4.根据权利要求3所述的存算一体电路，其特征在于，所述像素矩阵中的每个元素为两个比特位的串行数据。
5.根据权利要求3所述的存算一体电路，其特征在于，所述位线模块包括第一选通电路、第二选通电路、第一电压提供电路、第二电压提供电路以及读出电路；
所述第一选通电路用于在所述存储模式下将被选中的存储单元连接的第一位线与所述第一电压提供电路的输出端连通，在所述计算模式下将被选中的存储单元连接的第一位线与所述读出电路的第一输入端连通；
所述第二选通电路用于在所述存储模式下将被选中的存储单元连接的第二位线与所述第二电压提供电路的输出端连通，在所述计算模式下将被选中的存储单元连接的第二位线与所述读出电路的第二输入端连通；
所述第一电压提供电路用于在所述存储模式下向被选中的存储单元连接的第一位线提供置位电压，所述第二电压提供电路用于在所述存储模式下向被选中的存储单元连接的第二位线提供置位电压；
所述读出电路用于在所述计算模式下读出位于同一列的每个存储单元的电流，并对位于同一列的每个存储单元的电流进行累加。
6.根据权利要求5所述的存算一体电路，其特征在于，所述第一选通电路包括存储控制开关、计算控制开关以及N个列选通开关；
所述存储控制开关的一端连接所述第一电压提供电路的输出端，所述存储控制开关的另一端连接所述计算控制开关的一端和所述N个列选通开关的一端，所述存储控制开关的控制端接收第一控制信号；
所述计算控制开关的另一端连接所述读出电路的第一输入端，所述计算控制开关的控制端接收第二控制信号；
每个列选通开关的另一端对应连接一条第一位线，每个列选通开关的控制端对应接收一个列选通信号。
7.根据权利要求5所述的存算一体电路，其特征在于，所述第一电压提供电路包括电平转换器、反相器以及CMOS传输门；
所述电平转换器的一个输入端连接所述反相器的输入端，所述反相器的输出端连接所述电平转换器的另一个输入端，所述电平转换器的一个输出端连接所述CMOS传输门的一个控制端，所述电平转换器的另一个输出端连接所述CMOS传输门的另一个控制端，所述CMOS传输门的输入端用于接收操作电压，所述CMOS传输门的输出端作为所述第一电压提供电路的输出端。
8.根据权利要求5所述的存算一体电路，其特征在于，所述读出电路包括第一放大电路、第二放大电路、电流节点、模数转换器以及累加器；
所述第一放大电路用于对被选中的存储单元连接的第一位线上的电流进行放大，获得第一放大电流；
所述第二放大电路用于对被选中的存储单元连接的第二位线上的电流进行放大，获得第二放大电流，所述第二放大电路的放大倍数和所述第一放大电路的放大倍数不同；
所述电流节点用于接收所述第一放大电流和所述第二放大电流，获得被选中的存储单元的电流；
所述模数转换器用于将被选中的存储单元的电流转换为对应的数字信号；
所述累加器用于对位于同一列的每个存储单元的电流对应的数字信号进行累加。
9.根据权利要求8所述的存算一体电路，其特征在于，所述第一放大电路包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管、切换开关以及储能单元；
所述第一PMOS晶体管的源极作为所述第一放大电路的第一输入端，所述第一PMOS晶体管的栅极接收偏置电压，所述第一PMOS晶体管的漏极连接所述第二PMOS晶体管的栅极、所述第二PMOS晶体管的源极以及所述第三PMOS晶体管的源极；
所述第二PMOS晶体管的漏极连接所述第三PMOS晶体管的漏极；
所述第三PMOS晶体管的源极连接所述第四PMOS晶体管的漏极；
所述第四PMOS晶体管的栅极连接所述切换开关的一端和所述第六PMOS晶体管的栅极，所述第四PMOS晶体管的源极连接所述第五PMOS晶体管的源极和所述第六PMOS晶体管的源极；
所述第五PMOS晶体管的栅极连接所述切换开关的另一端和所述储能单元，所述第五PMOS晶体管的漏极和所述第六PMOS晶体管的漏极连接所述电流节点；
所述切换开关的控制端接收切换控制信号。
10.根据权利要求9所述的存算一体电路，其特征在于，所述储能单元为NMOS晶体管；
所述NMOS晶体管的栅极连接所述切换开关的另一端和所述第五PMOS晶体管的栅极，所述NMOS晶体管的源极连接所述NMOS晶体管的漏极和所述NMOS晶体管的衬底。
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