CN114783482B - 一种存内计算装置 - Google Patents

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Abstract

本发明涉及一种存内计算装置，属于存内计算领域。该装置中管N1的漏极与管P1的漏极、管N2的栅极、管P2的栅极、管N4的漏极、管N6的漏极及QB端连接，管N1的栅极与管P1的栅极、管N2的漏极、管P2的漏极、管N5的漏极、管N3的漏极以及Q端连接，管N1的源极接VSS，管P1的源极接VDD，管N2源极接VSS，管P2源极接VDD，管N3的栅极与WLH连接，管N3的源极与BLH连接，管N4的栅极与字线WLH连接，管N4的源极与BLBH连接，管N5的栅极与WLV连接，管N5的源极与BLV连接，管N6的栅极与WLV连接，管N6的源极与BLBV连接；本发明具备双向计算能力和存算分离的特点。

Description

一种存内计算装置
技术领域
本发明涉及存内计算领域，特别是涉及一种存内计算装置。
背景技术
在现有的存内计算结构中，一般来说一个SRAM只有一个数据输入进行乘法计算，速度较慢。并且，现有结构中，一般SRAM中的权重一经存储在计算过程中便不能进行刷新。
因此，基于上述问题亟需一种新的存内计算结构。
发明内容
本发明的目的是提供一种存内计算装置，具备双向计算能力和存算分离的特点。
为实现上述目的，本发明提供了如下方案：
一种存内计算装置，包括：管N1、管N2、管N3、管N4、管N5、管N6、管P1以及管P2；
所述管N1的漏极与所述管P1的漏极、所述管N2的栅极、所述管P2的栅极、所述管N4的漏极以及所述管N6的漏极连接，所述管N1的栅极与所述管P1的栅极、所述管N2的漏极、所述管P2的漏极、所述管N5的漏极以及所述管N3的漏极连接，所述管N1的源极接VSS，所述管P1的源极接VDD，所述管N2源极接VSS，所述管P2源极接VDD，所述管N3的栅极与字线WLH连接，所述管N3的源极与位线BLH连接，所述管N3的漏极与Q端相连；所述管N4的栅极与字线WLH连接，所述管N4的源极与位线BLBH连接，所述管N4的漏极与QB端相连；所述管N5的栅极与字线WLV连接，所述管N5的源极与位线BLV连接，所述管N5的漏极与Q端相连；所述管N6的栅极与字线WLV连接，所述管N6的源极与位线BLBV连接，所述管N6的漏极与QB端相连；
所述字线WLH与所述字线WLV互相垂直；所述位线BLH和所述位线BLBH与所述字线WLH匹配设置；所述位线BLV和所述位线BLBV与所述字线WLV匹配设置；
所述管N1、所述管N2、所述管P1以及所述管P2均用于存储权重数据；
所述管N3、所述管N4、所述管N5以及所述管N6均用于进行乘法计算。
可选地，所述管N1、所述管N2、所述管N3、所述管N4、所述管N5以及所述管N6均为NMOS晶体管。
可选地，所述管P1以及所述管P2均为PMOS晶体管。
可选地，所述存内计算装置的操作模式包括：存储模式、双向计算模式和存算分离模式。
可选地，当为存储模式时，将输入信号以相反的电压值对应存储在所述位线BLH和所述位线BLBH上；
当所述字线WLH、所述管N3以及所述管N4使能时，将权重数据存储到Q端和QB端。
可选地，当为双向计算模式时，在计算开始前，对所述位线BLH、所述位线BLBH、所述位线BLV以及所述位线BLBV进行预充电，并预充到VDD；
将多比特的数据以脉冲序列的形式加载到所述字线WLH和所述字线WLV上；
根据输入数据判断所述位线BLH、所述位线BLBH、所述位线BLV以及所述位线BLBV是否进行放电。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明所提供的一种存内计算装置，所述管N1、所述管N2、所述管P1以及所述管P2均用于存储权重数据；所述管N3、所述管N4、所述管N5以及所述管N6均用于进行乘法计算；所述字线WLH与所述字线WLV互相垂直；所述位线BLH和所述位线BLBH与所述字线WLH匹配设置；所述位线BLV和所述位线BLBV与所述字线WLV匹配设置；可以实现两组不同的输入数据从两个方向与SRAM中的权重进行计算，支持最多8bit的输入。在存算分离模式下，数据存储和计算互不干扰，便于进行数据的刷新的保存。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明所提供的一种存内计算装置结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种存内计算装置，具备双向计算能力和存算分离的特点。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
图1为本发明所提供的一种存内计算装置结构示意图，如图1所示，本发明所提供的一种存内计算装置，包括：管N1、管N2、管N3、管N4、管N5、管N6、管P1以及管P2。
所述管N1的漏极与所述管P1的漏极、所述管N2的栅极、所述管P2的栅极、所述管N4的漏极以及所述管N6的漏极连接，所述管N1的栅极与所述管P1的栅极、所述管N2的漏极、所述管P2的漏极、所述管N5的漏极以及所述管N3的漏极连接，所述管N1的源极接VSS，所述管P1的源极接VDD，所述管N2源极接VSS，所述管P2源极接VDD，所述管N3的栅极与字线WLH连接，所述管N3的源极与位线BLH连接，所述管N3的漏极与Q端相连；所述管N4的栅极与字线WLH连接，所述管N4的源极与位线BLBH连接，所述管N4的漏极与QB端相连；所述管N5的栅极与字线WLV连接，所述管N5的源极与位线BLV连接，所述管N5的漏极与Q端相连；所述管N6的栅极与字线WLV连接，所述管N6的源极与位线BLBV连接，所述管N6的漏极与QB端相连；
所述字线WLH与所述字线WLV互相垂直；所述位线BLH和所述位线BLBH与所述字线WLH匹配设置；所述位线BLV和所述位线BLBV与所述字线WLV匹配设置；
所述管N1、所述管N2、所述管P1以及所述管P2均用于存储权重数据；
所述管N3、所述管N4、所述管N5以及所述管N6均用于进行乘法计算。
所述管N1、所述管P1、所述管N2和所述管P2组成两个基本的反相器结构，其中所述管N1和所述管N2为NMOS晶体管，所述管P1和所述管P2为PMOS晶体管，用于进行权重数据锁存。
所述管N3、所述管N4、所述管N5和所述管N6为四个NMOS管，用充放电来实现乘法计算。
作为一个具体的实施例，WLH为水平方向字线，WLV为垂直方向字线，用来进行数据输入；
BLH和BLBH为WLH对应的位线，BLV和BLBV为WLV对应的位线，用来进行数据输出，用BLH和BLBH的电压差值以及BLV和BLBV的电压差值实现最终的结果输出。
所述存内计算装置的操作模式包括：存储模式、双向计算模式和存算分离模式。
存储模式由所述管N1、所述管N2、所述管N3、所述管N4、所述管P1以及所述管P2实现。
当为存储模式时，将输入信号以相反的电压值对应存储在所述位线BLH和所述位线BLBH上；
当所述字线WLH、所述管N3以及所述管N4使能时，将权重数据存储到Q端和QB端。
当为双向计算模式时，在计算开始前，对所述位线BLH、所述位线BLBH、所述位线BLV以及所述位线BLBV进行预充电，并预充到VDD；
将多比特的数据以脉冲序列的形式加载到所述字线WLH和所述字线WLV上；
根据输入数据判断所述位线BLH、所述位线BLBH、所述位线BLV以及所述位线BLBV是否进行放电。
根据输入数据判断所述位线BLH、所述位线BLBH、所述位线BLV以及所述位线BLBV是否进行放电，具体包括：
通过电压差体现“0”和“1”的计算结果。例如，当Q=1，QB=0，WLH=1，WLV=0时，对于垂直方向计算电路来说，WLV=0，则N5，N6都关断，位线BLV和位线BLBV的预充电压没有变化，二者电压差为0，实现了数字0的结果；对于水平方向晶体管来说，WLH=1，则N3和N4晶体管都打开，对位线BLH来说，因Q=1所以预充电位不变，对位线BLBH来说，因QB=0所以预充电位会放电，VBLH-VBLBH为正值，实现了结果为1的结果。由此实现了水平方向和垂直方向两种计算同步进行。对于位线最终结果的判定如下：
Figure 384106DEST_PATH_IMAGE001
；
存算分离模式结合了存储模式和计算模式的功能，通过水平方向进行输入与权重的乘法运算，而垂直方向进行数据的存储。但二者不能同时进行，在计算结果完成后的间隙可以进行数据刷新。此时，水平方向上的输入从字线WLH进入，从位线BLH和位线BLBH进行数据输出；垂直方向上输入从位线BLV和位线BLBV进入，最终进入到Q端和QB端。
本发明采用了一种新型的双向计算模式，通过两条输入线，同步进行水平和垂直两种计算，使得存内计算的速度翻了一倍，加快了单个时钟周期的效率；采用存算分离模式时，可以将权重数据与输入数据分离开，从而避免了数据的干扰，同时可以更快的进行SRAM内的数据刷新；通过存算分离，可以使计算精度相对提高，避免权重与产生干扰；同时，在计算过程中如果要更改SRAM中的数据，可以及时进行变动。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (4)

1.一种存内计算装置，其特征在于，包括：管N1、管N2、管N3、管N4、管N5、管N6、管P1以及管P2；
所述管N1的漏极与所述管P1的漏极、所述管N2的栅极、所述管P2的栅极、所述管N4的漏极以及所述管N6的漏极连接，所述管N1的栅极与所述管P1的栅极、所述管N2的漏极、所述管P2的漏极、所述管N5的漏极以及所述管N3的漏极连接，所述管N1的源极接VSS，所述管P1的源极接VDD，所述管N2源极接VSS，所述管P2源极接VDD，所述管N3的栅极与字线WLH连接，所述管N3的源极与位线BLH连接，所述管N3的漏极与Q端相连；所述管N4的栅极与字线WLH连接，所述管N4的源极与位线BLBH连接，所述管N4的漏极与QB端相连；所述管N5的栅极与字线WLV连接，所述管N5的源极与位线BLV连接，所述管N5的漏极与Q端相连；所述管N6的栅极与字线WLV连接，所述管N6的源极与位线BLBV连接，所述管N6的漏极与QB端相连；
所述字线WLH与所述字线WLV互相垂直；所述位线BLH和所述位线BLBH与所述字线WLH匹配设置；所述位线BLV和所述位线BLBV与所述字线WLV匹配设置；
所述管N1、所述管N2、所述管P1以及所述管P2均用于存储权重数据；
所述管N3、所述管N4、所述管N5以及所述管N6均用于进行乘法计算；
所述管N1、所述管N2、所述管N3、所述管N4、所述管N5以及所述管N6均为NMOS晶体管；
所述管P1以及所述管P2均为PMOS晶体管。
2.根据权利要求1所述的一种存内计算装置，其特征在于，所述存内计算装置的操作模式包括：存储模式、双向计算模式和存算分离模式。
3.根据权利要求2所述的一种存内计算装置，其特征在于，当为存储模式时，将输入信号以相反的电压值对应存储在所述位线BLH和所述位线BLBH上；
当所述字线WLH、所述管N3以及所述管N4使能时，将权重数据存储到Q端和QB端。
4.根据权利要求2所述的一种存内计算装置，其特征在于，当为双向计算模式时，在计算开始前，对所述位线BLH、所述位线BLBH、所述位线BLV以及所述位线BLBV进行预充电，并预充到VDD；
将多比特的数据以脉冲序列的形式加载到所述字线WLH和所述字线WLV上；
根据输入数据判断所述位线BLH、所述位线BLBH、所述位线BLV以及所述位线BLBV是否进行放电。
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