CN110277121B - 基于衬底偏置效应的多位存算一体sram及实现方法 - Google Patents

基于衬底偏置效应的多位存算一体sram及实现方法 Download PDF

Info

Publication number
CN110277121B
CN110277121B CN201910560843.XA CN201910560843A CN110277121B CN 110277121 B CN110277121 B CN 110277121B CN 201910560843 A CN201910560843 A CN 201910560843A CN 110277121 B CN110277121 B CN 110277121B
Authority
CN
China
Prior art keywords
data
current
output
storage
module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910560843.XA
Other languages
English (en)
Other versions
CN110277121A (zh
Inventor
胡绍刚
黄知达
邓阳杰
刘洋
于奇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
University of Electronic Science and Technology of China
Original Assignee
University of Electronic Science and Technology of China
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by University of Electronic Science and Technology of China filed Critical University of Electronic Science and Technology of China
Priority to CN201910560843.XA priority Critical patent/CN110277121B/zh
Publication of CN110277121A publication Critical patent/CN110277121A/zh
Application granted granted Critical
Publication of CN110277121B publication Critical patent/CN110277121B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明属于计算机架构领域，涉及一种基于衬底偏置效应的多位存算一体SRAM及实现方法。本发明是利用金属‑氧化物‑半导体场效应晶体管(MOSFET)衬底偏置效应通过调整MOSFET衬底电压以此来调整阈值电压的特性，使单个MOSFET相同栅压下，可以输出不同大小的源漏电流。在包括但不限于6T SRAM、4T2R SRAM等1bit存储模块结构的基础上，增加读取模块用于数据读取。读取模块中有包括但不限于单管乘法器、差分对乘法器等运算单元结构，通过调节读取模块中的运算单元，使其输出不同大小的电流，根据读取到的电流大小与基准电流的比值，赋予每个存储单元存储权重，以此来在一个存储单元内存储多位数据,在存储的同时可以进行包括但不限于点积等运算功能。

Description

基于衬底偏置效应的多位存算一体SRAM及实现方法
技术领域
本发明属于计算机架构领域，涉及一种基于衬底偏置效应的多位存算一体SRAM及实现方法。
背景技术
目前计算平台的主流架构是冯诺依曼架构。冯诺依曼架构的计算和存储单元是独立的，计算单元根据指令从内存中读取数据，在计算单元中完成计算后再存回内存。由于内存和计算单元之间的独立，在进行频繁的数据传输时，数据传输速度会受到总线带宽的限制，这限制了计算吞吐量。在处理大数据过程中，由于数据量极大，处理数据时频繁访问硬盘这些外存会降低运算速度。随着微电子技术的发展，处理器性能的进步速度逐渐快于内存性能，内存的性能已经称为计算机性能的瓶颈之一，即所谓阻碍性能提升的“内存墙”。因此，在机器学习、人工智能等数据密集型应用程序在冯诺依曼架构的硬件实现时，将会受到冯诺依曼架构缺陷的限制，通常称为冯诺依曼瓶颈。
人工智能和新存储器的兴起，内存内计算也成为了新的热点。希望能把计算嵌入到内存中去，将存储和计算的过程结合起来，使计算不需要在一个相对分离的计算核心中执行，而是在内存中直接进行，这样内存不仅是一个存储器，同时也具备计算能力，这样一来在存储和读取数据的同时就完成了运算，大大减少了计算过程中的数据传递的时间和功耗。
Akhilesh Jaiswal、Indranil Chakraborty等在“8T SRAM Cell as a Multi-bitDot Product Enginefor Beyond von-Neumann Computing”(Cornell University arXiv，2018年10月)中描述了另一种电路，该电路通过调节MOSFET沟道宽长作为运算单元来实现多位存算一体，但该方法对单元赋予权重后无法更改，且电路功耗大。
目前还没有一种基于衬底偏置效应，能够在单个存储单元内存储多位数据且能够进行运算的SRAM结构。
发明内容
为了解决现有技术的问题，本发明提供了一种基于衬底偏置效应的多位存算一体SRAM结构与实现方法。所述技术方案如下：
一种基于衬底偏置效应的多位存算一体SRAM结构，包括存储模块、读取模块；
所述存储模块，耦接到所述输出单元的输入端，能够实现电压输入，并将输入电压存储，以及将存储的数据向输出单元输出；
所述读取模块，耦接到所述输入模块的输出端，用于接收存储模块的存储值，并对其赋予权重后，以电流的形式输出。
进一步，所述存储模块包括不限于6T SRAM、4T2R SRAM等结构单元，用于存储1bit大小的数据。所述6T SRAM是采用6个MOSFET构成且能够存储一位数据的模块，其中包括组成两个CMOS反相器的N型MOSFET和P型MOSFET各两个，工作在亚阈区。两个CMOS反相器的输出端各接一个N型MOSFET，其用于接收写使能信号和数据输入信号，且两个数据输入信号相反。写使能输入能够用于控制何时接受输入，当使能端为高时接受输入，此时存储与正相数据输入端相同的值；所述4T2R SRAM结构是由4个N型MOSFET及2个电阻构成且能够存储一位数据的模块，其中两个MOSFET用于接收写使能信号及数据输入，两个数据输入信号相反，称为正相数据输入和反相数据输入。当写使能为高时接受输入。两个MOSFET与电阻分别构成两个对称的反相器，以正反馈形式相连，用于存储数据。数据以高低电平的形式输入后，存储与正相数据输入端相同的值。
进一步，所述读取模块是所述读取模块是由运算单元和传输门构成，且工作在亚阈区。运算单元用于接收存储模块输出的一位数据和外部输入，并输出不同大小的电流。读取模块中的传输门具有读使能端，当读使能为高时从传输门输出读取电流。
进一步，所述乘法模块包括但不限于单管乘法器、差分对乘法器等结构，可调节以输出不同大小的电流。例如运算单元可采用单管衬底电压可调的MOSFET结构，可调节其衬底电压，根据MOSFET的衬底偏置效应实现电流的可变；例如运算单元可采用衬底电压可调的MOSFET组成的差分对结构，其中一个MOSFET的衬底与数据输入端相连，另一个MOSFET的衬底与外部输入相连，且内部有基准电流源，根据MOSFET的衬底偏置效应，该结构的输出电流与两个MOSFET衬底电压差成正相关，实现电流的可变。
进一步，所述存算一体SRAM结构中的供电、逻辑高电平选用低值，使电路中的MOSFET皆工作在亚阈区，保持整个系统的低功耗。
进一步，所述多位存算一体方法为通过计算读取时电流的大小与基准电流的比值，得到单个存储单元的存储值大小。
进一步，本发明还提出了一种基于衬底偏置效应的多位存算一体8T SRAM结构与实现方法，包括：
步骤1，将所需存储的数据发送至存储模块的数据输入端，数据存储准备就绪。
步骤2，将存储模块使能，使存储模块存储输入端接收到的数据，完成数据存储的过程。
步骤3，根据所需的存储权重与基准权重的比值，调整输出单元中的运算单元，使其输出的电流大小与基准电流的比值与权重比值相同。
步骤4，将传输门使能，传输门输出电流。
步骤5，计算接收到的输出电流与基准电流的比值，得到该存储单元所存的数据值，即与比值相同，完成读取和计算的过程。
本发明的有益效果为，在能够存储1bit数据的传统SRAM结构的基础上，将存储模块和读取模块分离，增加了带有运算单元的读取模块，通过输出可调的运算单元输出大小可变的电流，根据读取时得到的电流大小与基准电流的比值计算出该存储单元所存数值。相比于传统的存储单元，单元中的器件工作在亚阈区使结单元耗降低，多位存储节约了参数存储空间，将存储与运算相结合，实现存算一体，提高运算速度。
附图说明
图1是本发明实施例提供的一种基于衬底偏置效应的多位存算一体电路结构示意图；
图2是图1中所示的存储模块可采用的6T SRAM结构电路示意图；
图3是图1中所示的存储模块可采用的4T2R SRAM结构电路示意图；
图4是图1中所示的读取模块电路，运算单元可采用的单管乘法器示意图；
图5是图1中所示的读取模块电路，运算单元可采用的差分对乘法器示意图；
图6是图4中所示的读取模块中的乘法单元调节衬底偏置效应示意图；
图7是本发明实施例提供的一种基于衬底偏置效应的多位存算一体进行点积运算电路示意图；
图8是本发明实施例提供的一种基于衬底偏置效应的多位存算一体进行点积运算示意图；
图9是一种基于衬底偏置效应的多位存算一体SRAM结构与实现方法流程图。
具体实施方式
下面结合附图和实施例进一步对本发明的技术方案进行描述。
实施例
包括存储模块、读取模块；
所述存储模块，耦接到所述输出单元的输入端，能够实现电压输入，并将输入电压存储，以及将存储的数据向输出单元输出；
所述读取模块，耦接到所述输入模块的输出端，用于接收存储模块的存储值，并对其赋予权重后，以电流的形式输出；
在本实施例中，所述存储模块是可以存储1bit数据的SRAM结构，包括但不限于6TSRAM、4T2R SRAM等结构；
在本实施例中，所述6T SRAM结构包括构成两个首尾相连CMOS反相器的两个P型MOSFET和两个N型MOSFET，还包括两个用于接收输入电压的N型MOS管，其中栅极接使能信号，源极接数据输入；
在本实施例中，所述4T2R SRAM结构包括两个MOSFET与两个电阻构成的首尾相连对称反相器，还包括两个用于接收写使能信号及数据输入的MOSFET，其中栅极接使能信号，源极接输入电压；
在本实施例中，所述读取模块，包括运算单元和传输门。
在本实施例中，所述运算单元包括但不限于单管乘法单元、差分对乘法单元等结构，可将存储模块中所存的数据用于计算并输出。根据运算单元不同结构需要，读取模块可有多个外部数据输入端，单个存储模块也可驱动多个运算单元；
在本实施例中，所述单管乘法器结构是由衬底电压可调的MOS管组成，接收存储模块输出的信号后，通过调节MOS管的衬底电压实现输出电流大小的调节。
在本实施例中，所述差分对乘法器包括由一对衬底电压可调的MOS管组成的差分对结构，基准电流源。其中一个MOSFET衬底接收存储模块输出的信号，另一个MOSFET衬底接收外部电压，该乘法器输出电流大小与两衬底压差正相关。
在本实施例中，所述运算单元，接收存储模块的存储值后，输出大小可调节的电流，用于通过输出单元输出。
在本实施例中，所述传输门，包括但不限于单管传输门、双管传输门等结构，其中栅极接收读使能信号，漏极输出读取电流。
在本实施例中，所述电路中的供电电压和逻辑高电平取低值，使各MOS管皆工作在亚阈区。
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图通过具体实施例对本发明进一步地详细说明，应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
如图1所示，图1示出了一种基于衬底偏置效应的多位存算一体电路结构。在图1中，单个存储单元包括存储模块和读取模块，存储模块可存储大小为1bit，以高低电平的形式存储值为‘1’和‘0’的数据。读取时由读取模块读取存储模块中所存储的1bit值，通过读取模块中的运算单元将该1bit值转换为大小可变的电流并输出。在使用该单元进行存储及计算时，首先需设定代表值为1的电流大小，称为基准电流，在从该单元读取数据时，根据读取得到的电流大小与基准电流的比值，得到该存储单元中所存储的数值大小，数值大小与该比值相同。
结合图1，对图2进行介绍，图2示出了图1所示的一种存储模块电路，6T SRAM单元。其中两个CMOS反相器4-5首尾相连，可存储一位数据A。两个反相器的输出分别连接在一个MOS管2，从每个MOSFET的数据输入端1输入所要存储的数据，WWL为写入使能信号3，控制管2的导通与关闭。写使能信号3需要同步开启或关闭，数据输入1中的WBL与WBLB也需要同步互为相反，即WBL为所需存储的数据A，WBLB为所存储的数据A的反相数据A’。6为该存储模块的输出端，以高低电平的形式输出1位数据‘1’或‘0’。
具体的，需要进行存储时，将所需存储的数据A和A’分别准备至WBL与WBLB，再将写使能信号3为高，该储存模块将会储存数据A，储存完成后将写使能信号3为低，完成并保存数据A。
结合图1，对图3进行介绍，图3示出了图1所示的一种存储模块电路4T2R SRAM单元。其中两个MOSFET9与电阻10组成了反相器首尾相连，存储一位数据，两个反相器的输出分别接在一个MOS管7，当使能信号WWL为高时从数据输入6输入数据，数据输入1中的WBL与WBLB互为相反，所存储数据Q与WBL相同，Q’与WBLB相同。
结合图1，对图4进行介绍，图4示出了图1所示的一种读取模块电路，运算单元采用单管乘法单元结构。在该例中运算单元采用的是衬底电压可调的MOS管14，其中V端输入基准电压，用于该模块的供电，使其输出电流，12与存储模块的输出相连，13为衬底电压的输入端。MOS管15用于电流的读取，其中16为读使能RWL，当RWL为高时，MOS管导通，电流从12输出，RBL为该模块的输出端。
具体的，在存储模块存储的值为‘1’时，MOS管14导通，可以输出电流，根据MOS管的衬底偏置效应，在栅压12与输入电压11相同，衬底电压Vi13不同时，管14可以输出大小不同的电流。需要读取时将读使能16置高，管15导通，运算单元的输出电流由12输出，完成读取。
结合图1，对图5进行介绍，图5示出了图1所示的一种读取模块电路，运算单元采用差分对乘法单元结构。其中衬底电压可调的MOSFET22构成了一对差分对，其中一个衬底电压19接外部输入，另一个衬底电压20接存储模块的输出，18为运算单元内部的基准电流源，运算单元输出的电流大小根据基准电流源提供电流大小，与Vi19和Q20的电压差成正相关。读取时将读使能16置高，电流从17输出。
图6示出了单管MOSFET衬底电压对输出电流的调整作用，在输入电压和栅压相同时，展示了对于该N型MOSFET，衬底电压越高输出电流越大。
具体的，如图可设定1pA的电流代表值为‘1’，则2,4,8等权值的输出电流及衬底电压如图展示。在使用该存储单元进行存储时，将读取模块中的衬底电压调节为如图中展示的电压值，即可得到存储该权值的单个存储单元中，运算单元所需要的衬底电压值。
图7展示一种基于衬底偏置效应的多位存算一体电路用于实现点乘运算的方法。其中省略了各个存储单元中的存储模块的连接方式，将各存储模块分别用Qn代替。
具体的，例如用该方法进行(1,0,0,1)与(1,2,4,8)的向量点积运算时，先将1、0、0、1四个值分别存入四个单元的存储模块中,得到Q0-Q3的逻辑电平为1、0、0、1。之后分别对四个存储单元的存储权重进行赋值，方法为根据衬底偏置效应调节Vi0-Vi3的大小，使四个存储单元中的运算单元分别可以输出倍率为1,2,4,8的电流值。在读取时将读使能RWL置高，四个存储单元将会根据各自的存储和乘法器的设置输出相应的电流。得到四个储存单元输出的电流和后，与基准电流大小进行比值运算，得到该次点积运算的结果。
结合图7，对图8进行介绍，图8为进行图7所述点积运算示意图，其中23代表单个存算一体SRAM结构，每个24中的数字代表该存储模块中所存数据，每个25中的数字代表该读取模块中运算单元所赋值。根据各个存算一体SRAM单元存储、运算后输出的电流和，得到该次点积运算的结果。
图9是本发明提出的一种基于衬底偏置效应的多位存算一体SRAM结构与实现方法流程图，包括：
S1，将所需存储的数据发送至存储模块的数据输入端，数据存储准备就绪。
S2，将存储使能置高，使存储模块存储输入端接收到的数据，完成数据存储的过程。
S3，设定运算单元的输入电压Vi，同时设定代表存储值为‘1’的基准电流大小。
S4，根据所需的存储权重与‘1’的比值，调整输出单元中的运算单元，使运算单元输出的电流大小与基准电流的比值，与所需权重相同。
S5，读取使能置高，将运算单元的输出电流输出。
S6，计算接收到的输出电流与基准电流的比值，得到该存储单元所存的数据值，即与比值相同，完成读取和计算的过程。

Claims (9)

1.基于衬底偏置效应的多位存算一体SRAM，其特征在于，包括存储模块、读取模块；
所述存储模块用于存储一位的数据，存储模块的输入端接所需存储的数据，并具有写使能端；
所述读取模块用于读取存储模块所存数据，由一个运算单元和一个输出单元组成，读取模块的数据输入端即运算单元的输入端接存储模块的输出，运算单元还具有外部信号输入端，通过外部信号调节运算单元的衬底偏压从而调节输出的电流大小，运算单元具有读使能端；输出单元的输入端接运算单元的输出端，根据接收到的输出电流大小与基准电流比值进行计算，得到所存数值大小，输出单元的输出即SRAM的输出。
2.根据权利要求1所述的基于衬底偏置效应的多位存算一体SRAM，其特征在于，所述存储模块为6T SRAM或4T2R SRAM，用于存储1bit大小的数据。
3.根据权利要求2所述的基于衬底偏置效应的多位存算一体SRAM，其特征在于，所述存储模块为6T SRAM结构，该结构采用6个MOSFET构成且能够存储一位数据；包括组成两个CMOS反相器的工作在亚阈区的N型MOSFET和P型MOSFET各两个；两个CMOS反相器的输出端各接一个N型MOSFET，分别用于接收写使能信号和数据输入信号，两个数据输入信号相反，称为正相数据输入和反相数据输入；写使能输入用于控制何时接受输入，当使能端为高时接受输入，存储与正相数据输入端相同的值。
4.根据权利要求2所述的基于衬底偏置效应的多位存算一体SRAM，其特征在于，所述存储模块为4T2R SRAM结构，该结构采用4个N型MOSFET及2个电阻构成且能够存储一位数据，其中两个MOSFET与电阻分别构成两个对称的CMOS反相器，以正反馈形式相连，工作在亚阈区，用于存储数据；两个CMOS反相器的输出端各接一个MOSFET分别用于接收写使能信号及数据输入，两个数据输入信号相反，称为正相数据输入和反相数据输入；当写使能为高时接受输入，数据以高低电平的形式输入后，存储与正相数据输入端相同的值。
5.根据权利要求3或4所述的基于衬底偏置效应的多位存算一体SRAM，其特征在于，所述运算单元为多个，由一个存储模块同时驱动；运算单元通过逻辑运算后输出电流，电流大小由外部信号控制调节；传输门由单管结构构成，具有读使能端，当读使能为高时输出读取电流。
6.根据权利要求1、3、4任意一项所述的基于衬底偏置效应的多位存算一体SRAM，其特征在于，运算单元采用衬底电压可调的单管MOSFET结构，通过调节其衬底电压，根据MOSFET的衬底偏置效应实现电流的可变。
7.根据权利要求1、3、4任意一项所述的基于衬底偏置效应的多位存算一体SRAM，其特征在于，运算单元采用衬底电压可调的MOSFET组成的差分对结构，其中一个MOSFET的衬底与数据输入端相连，另一个MOSFET的衬底与外部输入相连，且内部有基准电流源，根据MOSFET的衬底偏置效应，差分对结构的输出电流与两个MOSFET衬底电压差成正相关，实现电流的可变。
8.根据权利要求7所述的基于衬底偏置效应的多位存算一体SRAM结构与实现方法，其特征在于，所述读取模块的具体工作方式为：接收存储模块发出的数据后，通过运算单元输出大小可变的电流，在读使能为高时从输出端读出电流，电流输出后根据电流大小与基准电流的比值，赋予该存储单元存储权重，视其存储的数据为该权重值。
9.基于衬底偏置效应的多位存算一体SRAM实现方法，其特征在于，所述存算的过程为：
步骤1，将所需存储的数据发送至存储模块的数据输入端，数据存储准备就绪；
步骤2，将存储模块使能，使存储模块存储输入端接收到的数据，完成数据存储的过程；
步骤3，根据所需的存储权重与基准权重的比值，调整读取模块中的运算单元，使其输出的电流大小与基准电流的比值与权重比值相同；
步骤4，将传输门使能，读取运算单元输出电流；
步骤5，计算接收到的输出电流与基准电流的比值，得到存储单元所存的数据值，即与比值相同，完成读取和计算的过程。
CN201910560843.XA 2019-06-26 2019-06-26 基于衬底偏置效应的多位存算一体sram及实现方法 Active CN110277121B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910560843.XA CN110277121B (zh) 2019-06-26 2019-06-26 基于衬底偏置效应的多位存算一体sram及实现方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910560843.XA CN110277121B (zh) 2019-06-26 2019-06-26 基于衬底偏置效应的多位存算一体sram及实现方法

Publications (2)

Publication Number Publication Date
CN110277121A CN110277121A (zh) 2019-09-24
CN110277121B true CN110277121B (zh) 2020-11-27

Family

ID=67963420

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910560843.XA Active CN110277121B (zh) 2019-06-26 2019-06-26 基于衬底偏置效应的多位存算一体sram及实现方法

Country Status (1)

Country Link
CN (1) CN110277121B (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110750232B (zh) * 2019-10-17 2023-06-20 电子科技大学 一种基于sram的并行乘加装置
CN111028875B (zh) * 2019-11-29 2021-11-12 合肥中科智存科技有限公司 存内计算电路
CN111309670B (zh) * 2020-02-18 2023-05-05 电子科技大学 一种cmos感存算一体电路结构
TWI740549B (zh) * 2020-06-22 2021-09-21 財團法人工業技術研究院 記憶體內運算胞
CN111816233B (zh) * 2020-07-30 2023-08-01 中科南京智能技术研究院 一种存内计算单元及阵列
CN112002365B (zh) * 2020-08-21 2022-12-23 中国科学技术大学 基于多比特非易失存储器的并行逻辑运算方法及全加器
CN112382324B (zh) * 2020-11-12 2023-07-18 电子科技大学 一种亚阈区低功耗存算一体cmos电路结构
CN116569260A (zh) * 2020-12-03 2023-08-08 华为技术有限公司 一种存储器及存储设备
CN112232501B (zh) * 2020-12-11 2021-09-28 中科南京智能技术研究院 一种存内计算装置
CN112233712B (zh) * 2020-12-14 2021-03-05 中科院微电子研究所南京智能技术研究院 一种6t sram存算装置、存算系统及存算方法
CN112837731A (zh) * 2020-12-31 2021-05-25 中国科学院上海微系统与信息技术研究所 存算复用的静态存储单元
CN112711394B (zh) * 2021-03-26 2021-06-04 南京后摩智能科技有限公司 基于数字域存内计算的电路
CN112992223B (zh) * 2021-05-20 2021-09-14 中科院微电子研究所南京智能技术研究院 一种存内计算单元、阵列及装置
CN114783482B (zh) * 2022-06-20 2022-09-16 中科南京智能技术研究院 一种存内计算装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106847335A (zh) * 2016-12-27 2017-06-13 北京大学 基于阻变存储阵列的卷积计算存储一体化设备及方法
KR20180012947A (ko) * 2016-07-28 2018-02-07 전자부품연구원 연산 및 로직 기능이 추가된 고속 ram
CN109542839A (zh) * 2019-01-18 2019-03-29 清华大学 融合非易失多值存储与逻辑运算功能的动态可控器件单元
CN109784483A (zh) * 2019-01-24 2019-05-21 电子科技大学 基于fd-soi工艺的二值化卷积神经网络内存内计算加速器
CN109886393A (zh) * 2019-02-26 2019-06-14 杭州闪亿半导体有限公司 一种存算一体化电路及神经网络的计算方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10831446B2 (en) * 2018-09-28 2020-11-10 Intel Corporation Digital bit-serial multi-multiply-and-accumulate compute in memory

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180012947A (ko) * 2016-07-28 2018-02-07 전자부품연구원 연산 및 로직 기능이 추가된 고속 ram
CN106847335A (zh) * 2016-12-27 2017-06-13 北京大学 基于阻变存储阵列的卷积计算存储一体化设备及方法
CN109542839A (zh) * 2019-01-18 2019-03-29 清华大学 融合非易失多值存储与逻辑运算功能的动态可控器件单元
CN109784483A (zh) * 2019-01-24 2019-05-21 电子科技大学 基于fd-soi工艺的二值化卷积神经网络内存内计算加速器
CN109886393A (zh) * 2019-02-26 2019-06-14 杭州闪亿半导体有限公司 一种存算一体化电路及神经网络的计算方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
《A high-reliability and low-power computing-in-memory implementation within STT-MRAM》;Liuyang Zhang, Erya Deng,et al;《Microelectronics Journal》;20180918;全文 *
《计算存储一体的体系结构研究与实现》;马千里，侯毓敏，何虎;《计算机工程与设计》;20180531;第39卷(第5期);全文 *

Also Published As

Publication number Publication date
CN110277121A (zh) 2019-09-24

Similar Documents

Publication Publication Date Title
CN110277121B (zh) 基于衬底偏置效应的多位存算一体sram及实现方法
WO2022199684A1 (zh) 基于数字域存内计算的电路
CN111309670B (zh) 一种cmos感存算一体电路结构
US11151439B2 (en) Computing in-memory system and method based on skyrmion racetrack memory
CN110942792B (zh) 一种应用于存算一体芯片的低功耗低泄漏sram
CN111880763A (zh) 一种在内存中实现带有正负数乘加的sram电路
WO2020093726A1 (zh) 一种基于1t1r存储器件的最大池化处理器
CN110428048B (zh) 一种基于模拟延时链的二值化神经网络累加器电路
CN110750232A (zh) 一种基于sram的并行乘加装置
CN104952481A (zh) 半导体装置和半导体存储装置
CN112487750A (zh) 一种基于存内计算的卷积加速计算系统及方法
CN114999544A (zh) 一种基于sram的存内计算电路
CN116126779A (zh) 一种9t存算电路、乘累加运算电路、存内运算电路及芯片
CN112233712B (zh) 一种6t sram存算装置、存算系统及存算方法
Geng et al. An on-chip layer-wise training method for RRAM based computing-in-memory chips
CN115879530B (zh) 一种面向rram存内计算系统阵列结构优化的方法
CN113655989B (zh) 用于存内计算的乘法器数字电路、芯片、电子设备
CN116483773A (zh) 一种基于转置dram单元的存内计算电路和装置
CN112382324B (zh) 一种亚阈区低功耗存算一体cmos电路结构
KR20220108197A (ko) 메모리 유닛 및 정적 랜덤 액세스 메모리
CN114464229B (zh) 一种乘法计算器
US20240152321A1 (en) Floating point pre-alignment structure for computing-in-memory applications and computing method thereof
US11928341B2 (en) Sleep control method and sleep control circuit
CN113592067B (zh) 一种用于卷积神经网络的可配置型卷积计算电路
US11894048B2 (en) Control amplifying circuit, sense amplifier and semiconductor memory

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant