KR20220108197A - 메모리 유닛 및 정적 랜덤 액세스 메모리 - Google Patents

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Abstract

저장 유닛 및 정적 랜덤 액세스 메모리가 제공된다. 저장 유닛은 래치를 포함하고, 래치는 제1 저장 비트를 제공한다. 저장 유닛은 제1 MOS 트랜지스터를 추가로 포함한다. 제1 MOS 트랜지스터의 게이트는 제1 저장 비트에 접속되고, 제1 MOS 트랜지스터의 소스는 제1 판독 라인에 접속되고, 제1 MOS 트랜지스터의 드레인은 제2 판독 라인에 접속된다. 제1 상태에서, 제1 판독 라인은 판독 워드 라인이고, 제2 판독 라인은 판독 비트 라인이거나; 제2 상태에서, 제2 판독 라인은 판독 워드 라인이고, 제1 판독 라인은 판독 비트 라인이다. 본 발명의 실시예들에 따른 저장 유닛은 판독 워드 라인과 판독 비트 라인 사이의 교환을 구현할 수 있다.

Description

메모리 유닛 및 정적 랜덤 액세스 메모리 {MEMORY UNIT AND STATIC RANDOM ACCESS MEMORY}
본 발명은 저장 분야에 관한 것으로, 특히, 저장 유닛 및 정적 랜덤 액세스 메모리(Static Random Access Memory, SRAM)에 관한 것이다.
도 1은 종래의 SRAM의 저장 유닛의 개략적인 구조도이다. 저장 유닛은 공통의 6-트랜지스터 유닛이고, 6개의 금속 산화물 반도체(metal oxide semiconductor, MOS) 전계 효과 트랜지스터를 포함한다. MOS 전계 효과 트랜지스터는 간단하게 MOS 트랜지스터라고 지칭된다. 도 1을 참조하면, 저장 유닛은 2개의 반전 게이트(inverting gate) 및 2개의 MOS 트랜지스터를 포함한다. 2개의 반전 게이트는 4개의 MOS 트랜지스터를 포함한다. 도면 내의 2개의 반전 게이트는 데이터를 저장하도록 구성된 래치를 형성한다. 도면에서 2개의 MOS 트랜지스터는 게이팅 액세스(gating access)하도록 구성된다. 2개의 반전 게이트를 원형으로 접속시킴으로써 형성되는 래치는 2개의 안정된 상태들: 0과 1을 갖는다. A 및 B는 상반된 상태들에 있는 2개의 저장 비트이다. 예를 들어, 저장 비트 A가 논리 0일 때, 저장 비트 B는 논리 1이거나; 저장 비트 A가 논리 1일 때, 저장 비트 B는 논리 0이다. 워드 라인(word_line, WL)은 저장 유닛에 대한 게이팅 액세스를 제어하는데 사용되고, 비트 라인(bit_line, BL)은 저장 유닛에서 판독/기입을 수행하는데 사용된다. 판독은 WL을 풀업하고 BL로부터 비트들을 판독하는 한편, 기입은 WL을 풀업하고 BL을 풀업하거나 풀다운한다. BL의 구동 능력이 저장 유닛의 구동 능력보다 더 강하기 때문에, 원래의 상태는 강제적으로 겹쳐쓰기된다. 도 1에서, bit 및 nbit 둘 다 비트 라인을 나타낸다. 비트 라인 bit는 저장 비트 A의 데이터를 판독하는데 사용되고, 비트 라인 nbit는 저장 비트 B의 데이터를 판독하는데 사용된다. 2개의 비트 라인을 사용하여 저장 유닛으로부터 판독된 데이터는 상반된 상태를 갖는다.
도 2는 종래의 SRAM의 저장 어레이의 개략도이다. 저장 어레이는 도 1에 나타낸 3x3 저장 유닛을 포함한다. 데이터가 종래의 SRAM으로부터 판독될 때, 특정 어드레스의 데이터만이 통상적으로 판독될 수 있다. 행렬 대각선에 대해 어드레스에 대칭인 어드레스의 데이터가 획득될 필요가 있다면, 알고리즘을 처리를 위한 SRAM의 주변 디지털 회로의 코드에 기록함으로써 데이터가 처리될 필요가 있다. 이 방식은 저속이면서 비교적 높은 전력 소비 및 작업부하를 갖는다.
본 발명의 실시예들은 저장 유닛 및 정적 랜덤 액세스 메모리를 제공하여, 판독 워드 라인 및 판독 비트 라인이 상호교환가능하고, 행렬 대각선에 대해 어드레스에 대칭인 어드레스의 데이터가 획득될 수 있게 한다. 이러한 방식으로, 속도가 느리고, 전력 소비 및 작업부하 둘 다가 비교적 높다.
제1 양태에 따르면, 저장 유닛이 제공된다. 저장 유닛은 래치를 포함하고, 래치는 제1 저장 비트를 제공한다. 저장 유닛은 제1 MOS 트랜지스터를 추가로 포함한다. 제1 MOS 트랜지스터의 게이트는 제1 저장 비트에 접속되고, 제1 MOS 트랜지스터의 소스는 제1 판독 라인에 접속되고, 제1 MOS 트랜지스터의 드레인은 제2 판독 라인에 접속된다. 제1 상태에서, 제1 판독 라인은 판독 워드 라인이고, 제2 판독 라인은 판독 비트 라인이다. 제2 상태에서, 제2 판독 라인은 판독 워드 라인이고, 제1 판독 라인은 판독 비트 라인이다.
본 발명의 이 실시예에서, 저장 비트를 제공할 수 있는 래치의 종래의 구조에 기초하여, MOS 트랜지스터가 추가된다. MOS 트랜지스터의 게이트는 저장 비트에 접속되고, MOS 트랜지스터의 소스 및 드레인은 각각 제1 판독 라인 및 제2 판독 라인에 접속된다. MOS 트랜지스터의 특성에 기초하여, 제1 판독 라인 및 제2 판독 라인 중 어느 하나는 판독 비트 라인으로서 사용될 수 있고, 다른 하나는 판독 워드 라인으로서 사용됨으로써, 판독 워드 라인과 판독 비트 라인이 상호교환가능하다. 알고리즘을 코드에 기입하는 대신에, 행렬 대각선에 대해 특정 어드레스에 대칭인 어드레스의 데이터를 신속하게 획득하기 위해 최하위 계층 하드웨어 저장 유닛이 변경된다. 이 형태의 SRAM은 하드웨어 가속기와 등가이다. 알고리즘을 디지털 회로의 코드에 기입하는 것과 비교하여, 저장 유닛을 변경하는 것은 시스템 속도를 크게 증가시킬 수 있고, 전력 소비 및 작업부하를 크게 감소시킬 수 있다. 통상적으로, 하나 또는 2개의 사이클(클록 사이클)이 전치 판독을 완료하기 위해 요구되는 반면, 알고리즘이 디지털 회로의 코드에 기입될 때에는 수천 개의 사이클이 요구될 수 있다.
가능한 구현에서, 제1 MOS 트랜지스터는 NMOS 트랜지스터 또는 PMOS 트랜지스터이다.
가능한 구현에서, 래치는 제2 저장 비트를 추가로 제공한다. 저장 유닛은 제2 MOS 트랜지스터를 추가로 포함한다. 제2 MOS 트랜지스터의 게이트는 제2 저장 비트에 접속되고, 제2 MOS 트랜지스터의 소스는 제1 판독 라인에 접속되고, 제2 MOS 트랜지스터의 드레인은 제2 판독 라인에 접속된다. 이 구현에 따르면, 상반된 상태에 있는 2개의 저장 비트의 데이터는 MOS 트랜지스터들의 쌍을 사용함으로써 개별적으로 판독된다. 이것은 데이터 판독 정확도를 향상시킬 수 있다.
가능한 구현에서, 제1 MOS 트랜지스터는 NMOS 트랜지스터이고 제2 MOS 트랜지스터는 PMOS 트랜지스터이거나; 제1 MOS 트랜지스터는 PMOS 트랜지스터이고 제2 MOS 트랜지스터는 NMOS 트랜지스터이다.
제2 양태에 따르면, 정적 랜덤 액세스 메모리가 제공된다. 정적 랜덤 액세스 메모리는 복수의 저장 유닛을 포함한다. 저장 유닛은 래치를 포함하고, 래치는 제1 저장 비트를 제공한다. 저장 유닛은 제1 MOS 트랜지스터를 추가로 포함한다. 제1 MOS 트랜지스터의 게이트는 제1 저장 비트에 접속되고, 제1 MOS 트랜지스터의 소스는 제1 판독 라인에 접속되고, 제1 MOS 트랜지스터의 드레인은 제2 판독 라인에 접속된다. 제1 상태에서, 제1 판독 라인은 판독 워드 라인이고, 제2 판독 라인은 판독 비트 라인이다. 제2 상태에서, 제2 판독 라인은 판독 워드 라인이고, 제1 판독 라인은 판독 비트 라인이다. 복수의 저장 유닛은 동일한 수량의 행들 및 열들을 갖는 직사각형 저장 어레이를 형성하고, 저장 어레이에서 동일한 행의 저장 유닛들은 동일한 제1 판독 라인에 접속되고; 저장 어레이에서 동일한 열의 저장 유닛들은 동일한 제2 판독 라인에 접속된다.
본 발명의 이 실시예에서, 저장 비트를 제공할 수 있는 래치의 종래의 구조에 기초하여, MOS 트랜지스터는 정적 랜덤 액세스 메모리의 저장 유닛에 추가된다. MOS 트랜지스터의 게이트는 저장 비트에 접속되고, MOS 트랜지스터의 소스 및 드레인은 각각 제1 판독 라인 및 제2 판독 라인에 접속된다. MOS 트랜지스터의 특성에 기초하여, 제1 판독 라인 및 제2 판독 라인 중 어느 하나는 판독 비트 라인으로서 사용될 수 있고, 다른 하나는 판독 워드 라인으로서 사용됨으로써, 판독 워드 라인과 판독 비트 라인이 상호교환가능하다. 알고리즘을 코드에 기입하는 대신에, 행렬 대각선에 대해 특정 어드레스에 대칭인 어드레스의 데이터를 신속하게 획득하기 위해 최하위 계층 하드웨어 저장 유닛이 변경된다. 이 형태의 SRAM은 하드웨어 가속기와 등가이다. 알고리즘을 디지털 회로의 코드에 기입하는 것과 비교하여, 저장 유닛을 변경하는 것은 시스템 속도를 크게 증가시킬 수 있고, 전력 소비 및 작업부하를 크게 감소시킬 수 있다. 통상적으로, 하나 또는 2개의 사이클(클록 사이클)이 전치 판독을 완료하기 위해 요구되는 반면, 알고리즘이 디지털 회로의 코드에 기입될 때에는 수천 개의 사이클이 요구될 수 있다.
가능한 구현에서, 제1 MOS 트랜지스터는 NMOS 트랜지스터 또는 PMOS 트랜지스터이다.
가능한 구현에서, 래치는 제2 저장 비트를 추가로 제공한다. 저장 유닛은 제2 MOS 트랜지스터를 추가로 포함한다. 제2 MOS 트랜지스터의 게이트는 제2 저장 비트에 접속되고, 제2 MOS 트랜지스터의 소스는 제1 판독 라인에 접속되고, 제2 MOS 트랜지스터의 드레인은 제2 판독 라인에 접속된다. 이 구현에 따르면, 상반된 상태에 있는 2개의 저장 비트의 데이터는 MOS 트랜지스터들의 쌍을 사용함으로써 개별적으로 판독된다. 이것은 데이터 판독 정확도를 향상시킬 수 있다.
가능한 구현에서, 제1 MOS 트랜지스터는 NMOS 트랜지스터이고 제2 MOS 트랜지스터는 PMOS 트랜지스터이거나; 제1 MOS 트랜지스터는 PMOS 트랜지스터이고 제2 MOS 트랜지스터는 NMOS 트랜지스터이다.
가능한 구현에서, 각각의 저장 유닛은 제어 신호에 접속된다. 제어 신호가 제1 시퀀스일 때, 저장 유닛은 제1 상태에 있는 것으로 간주되거나; 제어 신호가 제2 시퀀스일 때, 저장 유닛은 제2 상태에 있는 것으로 간주된다. 이 구현에 따르면, 제어 신호는 저장 유닛의 판독 상태들의 스위칭을 제어하는데 사용된다. 이것은 간단하고 빠르다.
가능한 구현에서, 제1 시퀀스의 길이는 1비트이고, 제2 시퀀스의 길이는 1비트이고, 제1 시퀀스는 0이고 제2 시퀀스는 1이거나, 제1 시퀀스는 1이고 제2 시퀀스는 0이다. 이 구현에 따르면, 1비트 제어 신호는 저장 유닛의 판독 상태들의 스위칭을 제어하는데 사용된다. 이것은 간단하고 빠르다.
가능한 구현에서, 정적 랜덤 액세스 메모리는: 제1 디코더, 제2 디코더, 제1 워드 라인 드라이버, 제2 워드 라인 드라이버, 제1 판독 증폭기, 제2 판독 증폭기, 및 위상 인버터를 추가로 포함하고, 제어 신호는 제1 디코더의 인에이블단, 제1 워드 라인 드라이버의 인에이블단, 및 제1 판독 증폭기의 인에이블단에 접속되고; 제1 디코더의 입력단은 어드레스 값을 입력하고, 제1 디코더의 제1 출력단은 행 번호를 출력하고, 제1 디코더의 제2 출력단은 열 번호를 출력하고; 제1 디코더의 제1 출력단은 제1 판독 증폭기의 제어단에 접속되고, 제1 판독 증폭기의 입력단은 제1 판독 라인에 접속되고; 제1 디코더의 제2 출력단은 제1 워드 라인 드라이버의 제어단에 접속되고, 제1 워드 라인 드라이버의 출력단은 제2 판독 라인에 접속되고, 제1 판독 증폭기의 제어단은 제1 판독 증폭기를 제어하여 적어도 하나의 입력단의 데이터에 대한 증폭 처리를 수행하도록 구성되고, 제1 워드 라인 드라이버의 제어단은 제1 워드 라인 드라이버의 적어도 하나의 출력단을 제어하여 제1 논리 상태를 출력하도록 구성되고; 제어 신호는 위상 인버터의 입력단에 접속되고, 위상 인버터의 출력단은 제2 디코더의 인에이블단, 제2 워드 라인 드라이버의 인에이블단, 및 제2 판독 증폭기의 인에이블단에 접속되고; 제2 디코더의 입력단은 어드레스 값을 입력하고, 제2 디코더의 제1 출력단은 행 번호를 출력하고, 제2 디코더의 제2 출력단은 열 번호를 출력하고; 제2 디코더의 제1 출력단은 제2 판독 증폭기의 제어단에 접속되고, 제2 판독 증폭기의 입력단은 제2 판독 라인에 접속되고; 제2 디코더의 제2 출력단은 제2 워드 라인 드라이버의 제어단에 접속되고, 제2 워드 라인 드라이버의 출력단은 제1 판독 라인에 접속되고, 제2 판독 증폭기의 제어단은 제2 판독 증폭기를 제어하여 적어도 하나의 입력단의 데이터에 대한 증폭 처리를 수행하도록 구성되고, 제2 워드 라인 드라이버의 제어단은 제2 워드 라인 드라이버의 적어도 하나의 출력단을 제어하여 제1 논리 상태를 출력하도록 구성된다. 이 구현에 따르면, 디코더들, 워드 라인 드라이버들, 및 판독 증폭기들의 2개의 그룹이 설정된다. 디코더들, 워드 라인 드라이버들, 및 판독 증폭기들의 2개의 그룹은 상이한 경로들을 갖는다. 제어 신호를 디코더들, 워드 라인 드라이버들, 및 판독 증폭기들의 2개의 그룹 중 하나를 제어하는데 사용하여, 판독 워드 라인과 판독 비트 라인이 상호교환되게 한다.
가능한 구현에서, 정적 랜덤 액세스 메모리는 디코더, 워드 라인 드라이버, 판독 증폭기, 저장 어레이의 행 수량과 동일한 수량을 갖는 제1 선택기들, 및 저장 어레이의 열 수량과 동일한 수량을 갖는 제2 선택기들을 추가로 포함하고, 디코더의 입력단은 어드레스 값을 입력하고, 디코더의 제1 출력단은 행 번호를 출력하고, 디코더의 제2 출력단은 열 번호를 출력하고; 디코더의 제1 출력단은 워드 라인 드라이버의 제어단에 접속되고, 워드 라인 드라이버의 제어단은 워드 라인 드라이버의 적어도 하나의 출력단을 제어하여 제1 논리 상태를 출력하도록 구성되고, 디코더의 제2 출력단은 판독 증폭기의 제어단에 접속되고, 판독 증폭기의 제어단은 판독 증폭기를 제어하여 적어도 하나의 입력단의 데이터에 대한 증폭 처리를 수행하도록 구성되고; 제어 신호는 제1 선택기의 제어단 및 제2 선택기의 제어단에 접속되고; 제1 선택기의 제1 포트는 제1 판독 라인에 접속되고, 제1 선택기의 제2 포트는 제2 판독 라인에 접속되고, 제1 선택기의 제3 포트는 워드 라인 드라이버의 출력단에 접속되고, 제1 선택기의 제어단은 제1 선택기의 제1 포트를 제어하여 제1 선택기의 제3 포트에 접속하거나, 제1 선택기의 제2 포트를 제어하여 제1 선택기의 제3 포트에 접속하도록 구성되고; 제2 선택기의 제1 포트는 제2 판독 라인에 접속되고, 제2 선택기의 제2 포트는 제1 판독 라인에 접속되고, 제2 선택기의 제3 포트는 판독 증폭기의 입력단에 접속되고, 제2 선택기의 제어단은 제2 선택기의 제1 포트를 제어하여 제2 선택기의 제3 포트에 접속하거나, 제2 선택기의 제2 포트를 제어하여 제2 선택기의 제3 포트에 접속하도록 구성된다. 이 구현에 따르면, 선택기는 회로 접속 모드들 사이에서 스위칭하도록 제어되어, 판독 워드 라인과 판독 비트 라인이 상호교환되게 된다.
제3 양태에 따르면, 칩이 제공되고, 칩은 제2 양태에 따른 정적 랜덤 액세스 메모리를 포함한다.
가능한 구현에서, 칩은 컨볼루션 신경망에서 컨볼루션 커널을 분해하도록 구성된다.
도 1은 종래의 SRAM의 저장 유닛의 개략적인 구조도이고;
도 2는 종래의 SRAM의 저장 어레이의 개략도이고;
도 3은 본 발명의 실시예에 따른 SRAM의 저장 유닛의 개략적인 구조도이고;
도 4는 본 발명의 실시예에 따른 다른 SRAM의 저장 유닛의 개략적인 구조도이고;
도 5는 본 발명의 실시예에 따른 또 다른 SRAM의 저장 유닛의 개략적인 구조도이고;
도 6은 본 발명의 실시예에 따른 종래의 판독시 저장 유닛에 의해 판독하는 개략도이고;
도 7은 본 발명의 실시예에 따른 종래의 판독시 저장 어레이에 의해 판독하는 개략도이고;
도 8은 본 발명의 실시예에 따른 전치 판독(transpose reading)시 저장 유닛에 의해 판독하는 개략도이고;
도 9는 본 발명의 실시예에 따른 전치 판독시 저장 어레이에 의해 판독하는 개략도이고;
도 10은 본 발명의 실시예에 따른 제어 회로의 개략도이고;
도 11은 본 발명의 실시예에 따른 다른 제어 회로의 개략도이고;
도 12는 화상 행렬 및 컨볼루션 커널 행렬의 개략도이고;
도 13은 5x5 화상 행렬과 3x3 컨볼루션 커널 행렬 사이의 컨볼루션 계산의 개략도이다.
본 발명의 실시예들은 저장 유닛을 제공한다. 저장 유닛은 래치를 포함하고, 래치는 제1 저장 비트를 제공한다. 저장 유닛은 제1 MOS 트랜지스터를 추가로 포함한다. 제1 MOS 트랜지스터의 게이트는 제1 저장 비트에 접속되고, 제1 MOS 트랜지스터의 소스는 제1 판독 라인에 접속되고, 제1 MOS 트랜지스터의 드레인은 제2 판독 라인에 접속된다. 제1 상태에서, 제1 판독 라인은 판독 워드 라인이고, 제2 판독 라인은 판독 비트 라인이거나; 제2 상태에서, 제2 판독 라인은 판독 워드 라인이고, 제1 판독 라인은 판독 비트 라인이다.
래치는 2개의 반전 게이트를 원형으로 접속시킴으로써 형성된 래치일 수 있지만, 이에 한정되는 것은 아니다. 공통 저장 유닛에 포함된 래치에 기초하여, 래치에 대응하는 원래의 비트 라인 및 원래의 워드 라인은 데이터를 판독하는데 더 이상 사용되지 않는다.
제1 MOS 트랜지스터는 NMOS 트랜지스터 또는 PMOS 트랜지스터일 수 있다는 점이 이해될 수 있다.
예에서, 래치는 제2 저장 비트를 추가로 제공한다. 저장 유닛은 제2 MOS 트랜지스터를 추가로 포함한다. 제2 MOS 트랜지스터의 게이트는 제2 저장 비트에 접속되고, 제2 MOS 트랜지스터의 소스는 제1 판독 라인에 접속되고, 제2 MOS 트랜지스터의 드레인은 제2 판독 라인에 접속된다. 이 구현에 따르면, 상반된 상태에 있는 2개의 저장 비트의 데이터는 MOS 트랜지스터들의 쌍을 사용함으로써 개별적으로 판독된다. 이것은 데이터 판독 정확도를 향상시킬 수 있다.
예에서, 제1 MOS 트랜지스터는 NMOS 트랜지스터이고 제2 MOS 트랜지스터는 PMOS 트랜지스터이거나; 상기 제1 MOS 트랜지스터는 PMOS 트랜지스터이고 상기 제2 MOS 트랜지스터는 NMOS 트랜지스터이다.
본 발명의 이 실시예에서, 저장 비트를 제공할 수 있는 래치의 종래의 구조에 기초하여, MOS 트랜지스터가 추가된다. MOS 트랜지스터의 게이트는 저장 비트에 접속되고, MOS 트랜지스터의 소스 및 드레인은 각각 제1 판독 라인 및 제2 판독 라인에 접속된다. MOS 트랜지스터의 특성에 기초하여, 제1 판독 라인 및 제2 판독 라인 중 어느 하나는 판독 비트 라인으로서 사용될 수 있고, 다른 하나는 판독 워드 라인으로서 사용됨으로써, 판독 워드 라인과 판독 비트 라인이 상호교환가능하다. 알고리즘을 코드에 기입하는 대신에, 행렬 대각선에 대해 특정 어드레스에 대칭인 어드레스의 데이터를 신속하게 획득하기 위해 최하위 계층 하드웨어 저장 유닛이 변경된다. 이 형태의 SRAM은 하드웨어 가속기와 등가이다. 알고리즘을 디지털 회로의 코드에 기입하는 것과 비교하여, 저장 유닛을 변경하는 것은 시스템 속도를 크게 증가시킬 수 있고, 전력 소비 및 작업부하를 크게 감소시킬 수 있다. 통상적으로, 하나 또는 2개의 사이클(클록 사이클)이 전치 판독을 완료하기 위해 요구되는 반면, 알고리즘이 디지털 회로의 코드에 기입될 때에는 수천 개의 사이클이 요구될 수 있다.
도 3은 본 발명의 실시예에 따른 SRAM의 저장 유닛의 개략적인 구조도이다. 2개의 반전 게이트가 종래 기술에서의 4개의 MOS 트랜지스터의 구조에 기초하여 설계되는 경우, 본 발명의 이 실시예에서의 저장 유닛은 7-트랜지스터 유닛으로서 고려될 수 있다. 도면에 나타낸 원 내의 MOS 트랜지스터는 종래의 6-트랜지스터 유닛에 추가되어, SRAM은 2개의 모드: 종래의 판독 및 전치 판독을 갖게 된다.
다음은 도 3에 도시된 저장 유닛의 구조를 구체적으로 설명한다. 저장 유닛은 제1 MOS 트랜지스터, 제2 MOS 트랜지스터, 제3 MOS 트랜지스터, 제4 MOS 트랜지스터, 제5 MOS 트랜지스터(31), 제6 MOS 트랜지스터(32)(제5 MOS 트랜지스터와 제6 MOS 트랜지스터는 기입 MOS 트랜지스터라고도 지칭됨), 및 제7 MOS 트랜지스터(33)를 포함한다.
제1 MOS 트랜지스터, 제2 MOS 트랜지스터, 제3 MOS 트랜지스터, 및 제4 MOS 트랜지스터는 도 3에 도시되어 있지 않다. 제1 MOS 트랜지스터 및 제2 MOS 트랜지스터는 제1 반전 게이트(34)를 형성하고, 제3 MOS 트랜지스터 및 제4 MOS 트랜지스터는 제2 반전 게이트(35)를 형성한다. 제1 반전 게이트(34)와 제2 반전 게이트(35)는 헤드-투-테일(head-to-tail) 방식으로 접속되어 래치를 형성한다. 제1 반전 게이트(34)의 출력단은 제1 저장 비트 Q이고, 제2 반전 게이트(35)의 출력단은 제2 저장 비트
Figure pat00001
이다.
제5 MOS 트랜지스터(31)의 소스와 드레인 중 하나는 제2 저장 비트
Figure pat00002
에 접속되고, 제6 MOS 트랜지스터(32)의 소스와 드레인 중 하나는 제1 저장 비트 Q에 접속된다. 제5 MOS 트랜지스터(31)의 게이트와 제6 MOS 트랜지스터(32)의 게이트는 기입 워드 라인(write word line, WWL)에 접속되고, 제5 MOS 트랜지스터(31)의 소스와 드레인 중 다른 하나는 제1 기입 비트 라인(write bit line, WBL)에 접속되고, 제6 MOS 트랜지스터(32)의 소스와 드레인 중 다른 하나는 제2 기입 비트 라인(write bit line negate, WBLN)에 접속된다. 제2 기입 비트 라인의 논리 상태는 제1 기입 비트 라인의 논리 상태와 상반되기 때문에, 본 발명의 이 실시예에서, 제1 기입 비트 라인은 WBL로서 표시되고, 제2 기입 비트 라인은 WBLN으로서 표시된다. 데이터가 저장 유닛에 기입될 때, 제5 MOS 트랜지스터(31)와 제6 MOS 트랜지스터(32)는 기입 워드 라인을 사용하여 수행된다. 예를 들어, 기입 워드 라인 WWL이 논리 1일 때, 제1 기입 비트 라인 WBL의 논리 상태는 데이터의 논리 상태이고, 데이터는 제2 저장 비트
Figure pat00003
에 기입되거나; 제2 기입 비트 라인 WBLN의 논리 상태는 데이터의 논리 상태이고, 데이터는 제1 저장 비트 Q에 기입된다.
제1 상태와 제2 상태는 단지 2개의 상이한 판독 상태를 구별하는데 사용되고, 제1 상태와 제2 상태는 본 발명의 이 실시예에서 한정되지 않는다는 것을 이해할 수 있다. 예를 들어, 제1 상태에서, 제1 판독 라인은 판독 워드 라인이고, 제2 판독 라인은 판독 비트 라인이거나; 제2 상태에서, 제2 판독 라인은 판독 워드 라인이고, 제1 판독 라인은 판독 비트 라인이다. 대안적으로, 제1 상태에서, 제2 판독 라인은 판독 워드 라인이고, 제1 판독 라인은 판독 비트 라인이거나; 제2 상태에서, 제1 판독 라인은 판독 워드 라인이고, 제2 판독 라인은 판독 비트 라인이다.
제7 MOS 트랜지스터(33)의 게이트는 제1 저장 비트 Q 및 제2 저장 비트
Figure pat00004
중 하나에 접속되고, 제7 MOS 트랜지스터(33)의 소스와 드레인 중 하나는 제1 판독 라인 L1에 접속되고, 제7 MOS 트랜지스터(33)의 소스와 드레인 중 다른 하나는 제2 판독 라인 L2에 접속된다. 저장 유닛이 제1 판독 상태일 때, 제1 판독 라인 L1은 판독 비트 라인(RBL_H, 여기서 H는 제1 판독 상태를 식별하는데 사용되고, 제1 판독 상태는 간단하게 제1 상태라고 지칭될 수 있음)이고, 제2 판독 라인 L2은 판독 워드 라인(RWL_H)이다. 저장 유닛이 제2 판독 상태일 때, 제1 판독 라인 L1은 판독 워드 라인(RWL_V, 여기서 V는 제2 판독 상태를 식별하는데 사용되고, 제2 판독 상태는 간단하게 제2 상태라고 지칭될 수 있음)이고, 제2 판독 라인 L2은 판독 비트 라인(RBL_V)이다. 데이터가 저장 유닛으로부터 판독될 때, 판독 워드 라인(RWL_H 또는 RWL_V)은 논리 1로 설정되고, 제1 저장 비트 Q 및 제2 저장 비트
Figure pat00005
중 하나에 저장된 데이터는 판독 비트 라인(RBL_H 또는 RBL_V)으로부터 판독된다.
제1 판독 상태는 종래의 판독이라고 지칭될 수 있고, 제2 판독 상태는 전치 판독이라고 지칭될 수 있다. WBL 및 WBLN은 포지티브 및 네거티브 기입 비트 라인들이고 저장된 데이터를 기입하는데 사용된다. WWL은 기입 워드 라인이며 저장된 데이터가 기입될 때 게이팅 액세스에 사용된다. RBL_H는 종래의 판독에 사용되는 판독 비트 라인이고, 저장된 데이터를 판독하는데 사용된다. RWL_H는 종래의 판독에 사용되는 판독 워드 라인이며, 저장된 데이터가 판독될 때 게이팅 액세스에 사용된다. RWL_V는 전치 판독에 사용되는 판독 워드 라인이며, 저장된 데이터가 판독될 때 게이팅 액세스에 사용된다. RBL_V는 전치 판독에 사용되는 판독 비트 라인이며, 저장된 데이터를 판독하는데 사용된다. 종래의 판독에 사용되는 판독 비트 라인은 전치 판독에 사용되는 판독 워드 라인이며, 종래의 판독에 사용되는 판독 워드 라인은 전치 판독에 사용되는 판독 비트 라인이다. Q와
Figure pat00006
는 저장 비트들이다. 1비트(bit) 제어 신호, 예를 들어, T_EN은 주변 회로에 설정될 수 있고, 판독 모드가 종래의 판독 또는 전치 판독인지의 여부는 T_EN을 사용하여 제어된다.
도 3에서, 제7 MOS 트랜지스터(33)는 NMOS 트랜지스터이다.
본 발명의 다른 실시예에서, 도 3의 제7 MOS 트랜지스터(33)는 도 4의 저장 유닛에 나타낸 바와 같이, PMOS 트랜지스터로 대체될 수 있다.
본 발명의 또 다른 실시예에서, MOS 트랜지스터는 도 5의 저장 유닛에 나타낸 바와 같이 도 3 또는 도 4에 나타낸 저장 유닛에 기초하여 더 추가될 수 있다. 저장 유닛은 제8 MOS 트랜지스터(36)를 추가로 포함한다. 제8 MOS 트랜지스터(36)의 게이트는 제1 저장 비트 Q와 제2 저장 비트
Figure pat00007
중 다른 하나에 접속된다(예를 들어, 제7 MOS 트랜지스터(33)가 제1 저장 비트 Q에 접속될 때, 제8 MOS 트랜지스터(36)는 제2 저장 비트
Figure pat00008
에 접속된다). 제8 MOS 트랜지스터(36)의 소스와 드레인 중 하나는 제1 판독 라인 L1에 접속되고, 제8 MOS 트랜지스터(36)의 소스와 드레인 중 다른 하나는 제2 판독 라인 L2에 접속된다(예를 들어, 제8 MOS 트랜지스터(36)의 소스는 제1 판독 라인 L1에 접속되고, 제8 MOS 트랜지스터(36)의 드레인은 제2 판독 라인 L2에 접속된다). 도 5를 참조하면, 제7 MOS 트랜지스터(33)는 PMOS 트랜지스터이고, 제8 MOS 트랜지스터(36)는 NMOS 트랜지스터이다. 대안적으로, 제7 MOS 트랜지스터(33)는 NMOS 트랜지스터일 수 있고, 제8 MOS 트랜지스터(36)는 PMOS 트랜지스터일 수 있다는 점이 이해될 수 있다. 이 구현에 따르면, 한 쌍의 MOS 트랜지스터들은 상반된 상태들에 있는 2개의 저장 비트의 데이터를 개별적으로 판독하는데 사용된다. 이것은 데이터 판독 정확도를 향상시킬 수 있다.
가능한 구현에서, 저장 유닛은 제어 신호에 접속된다. 제어 신호가 제1 시퀀스일 때, 저장 유닛은 제1 판독 상태이며, 구체적으로, L1은 판독 비트 라인이고 L2는 판독 워드 라인이고; 제어 신호를 주변 회로를 제어하는데 사용하여 L2의 레벨을 풀업함으로써, L1으로부터 데이터를 판독하거나; 제어 신호가 제2 시퀀스일 때, 저장 유닛은 제2 판독 상태이며, 구체적으로, L1은 판독 워드 라인이고 L2는 판독 비트 라인이고; 제어 신호를 주변 회로를 제어하는데 사용하여 L1의 레벨을 풀업함으로써, L2로부터 데이터를 판독한다. 이 구현에 따르면, 제어 신호는 저장 유닛의 판독 상태들의 스위칭을 제어하는데 사용된다. 이것은 간단하고 빠르다.
가능한 구현에서, 제1 시퀀스의 길이는 1비트이고, 제2 시퀀스의 길이는 1비트이고, 제1 시퀀스는 0이고 제2 시퀀스는 1이거나, 제1 시퀀스는 1이고 제2 시퀀스는 0이다. 이 구현에 따르면, 1비트 제어 신호는 저장 유닛의 판독 상태들의 스위칭을 제어하는데 사용된다. 이것은 간단하고 빠르다.
본 발명의 실시예는 정적 랜덤 액세스 메모리를 추가로 제공한다. 정적 랜덤 액세스 메모리는 전술한 복수의 저장 유닛(예를 들어, 도 3, 도 4, 또는 도 5에 나타낸 저장 유닛)을 포함한다. 복수의 저장 유닛은 동일한 수량의 행들 및 열들을 갖는 직사각형 저장 어레이를 형성한다. 저장 어레이에서 동일한 행의 저장 유닛들은 동일한 제1 판독 라인을 갖고, 저장 어레이에서 동일한 열의 저장 유닛들은 동일한 제2 판독 라인을 갖는다. 이하의 설명에서, 도 3에 나타낸 저장 유닛만이 설명을 위한 예로서 사용된다. 다른 저장 유닛들에 의해 형성되는 정적 랜덤 액세스 메모리는 유사하기 때문에, 세부사항들은 설명되지 않는다.
본 발명의 이 실시예에서, 종래의 저장 유닛의 구조에 기초하여, MOS 트랜지스터는 정적 랜덤 액세스 메모리의 저장 유닛에 추가되고, 새롭게 추가된 MOS 트랜지스터는 제7 MOS 트랜지스터이다. 제7 MOS 트랜지스터의 게이트가 저장 비트에 접속되기 때문에, MOS 트랜지스터의 소스와 드레인은 각각 제1 판독 라인과 제2 판독 라인에 접속된다. MOS 트랜지스터의 특성에 기초하여, 제1 판독 라인 및 제2 판독 라인 중 어느 하나는 판독 비트 라인으로서 사용될 수 있고, 다른 하나는 판독 워드 라인으로서 사용됨으로써, 판독 워드 라인과 판독 비트 라인이 상호교환가능하다. 알고리즘을 코드에 기입하는 대신에, 행렬 대각선에 대해 특정 어드레스에 대칭인 어드레스의 데이터를 신속하게 획득하기 위해 최하위 계층 하드웨어 저장 유닛이 변경된다. 이 형태의 SRAM은 하드웨어 가속기와 등가이다. 알고리즘을 디지털 회로의 코드에 기입하는 것과 비교하여, 저장 유닛을 변경하는 것은 시스템 속도를 크게 증가시킬 수 있고, 전력 소비 및 작업부하를 크게 감소시킬 수 있다. 통상적으로, 하나 또는 2개의 사이클(클록 사이클)이 전치 판독을 완료하기 위해 요구되는 반면, 알고리즘이 디지털 회로의 코드에 기입될 때에는 수천 개의 사이클이 요구될 수 있다.
예에서, 각각의 저장 유닛은 제어 신호에 접속된다. 제어 신호가 제1 시퀀스일 때, 저장 유닛은 제1 판독 상태이거나; 제어 신호가 제2 시퀀스일 때, 저장 유닛은 제2 판독 상태이다. 이 구현에 따르면, 제어 신호는 정적 랜덤 액세스 메모리의 저장 유닛의 판독 상태들의 스위칭을 제어하는데 사용된다. 이것은 간단하고 빠르다.
예에서, 제1 시퀀스의 길이는 1비트이고, 제2 시퀀스의 길이는 1비트이고, 제1 시퀀스는 0이고 제2 시퀀스는 1이거나, 제1 시퀀스는 1이고 제2 시퀀스는 0이다. 이 구현에 따르면, 1비트 제어 신호는 정적 랜덤 액세스 메모리의 저장 유닛의 판독 상태들의 스위칭을 제어하는데 사용된다. 이것은 간단하고 빠르다. 본 발명의 이 실시예에서, 제어 신호가 1비트인 예만이 설명에 사용된다.
도 6은 종래의 판독시 저장 유닛에 의해 판독하는 개략도이다. 데이터가 판독될 때, 제어 신호 T_EN=0인 경우, 제어 신호는 제어 회로를 구동하여 L2의 레벨을 풀업하고 L1으로부터 데이터를 판독한다. 이 경우, SRAM 판독 모드는 종래의 판독이며, 여기서 수직 라인은 판독 비트 라인 RBL_H이고, 수평 라인은 판독 워드 라인 RWL_H이다. 판독 워드 라인 RWL_H은 1로 유지된다. 노드 Q에 저장된 값이 0이고, 추가된 MOS 트랜지스터가 턴오프될 경우, 판독 비트 라인 RBL_H로부터 판독된 데이터는 0이다. 노드 Q에 저장된 값이 1이고, 추가된 MOS 트랜지스터가 턴온될 경우, 판독 비트 라인 RBL_H로부터 판독된 데이터는 1이다. 도 7은 종래의 판독시 저장 어레이에 의해 판독하는 개략도이다. 워드 라인 번호가 0이고 비트 라인 번호가 2인 저장 유닛에 저장된 데이터가 판독될 필요가 있고, (RBL_H2, RWL_H0)의 데이터가 판독되고, 즉, 제1 행의 맨오른쪽 저장 유닛의 데이터가 판독된다고 가정된다.
도 8은 전치 판독시 저장 유닛에 의해 판독하는 개략도이다. 데이터가 판독될 때, 제어 신호 T_EN=1인 경우, 제어 신호는 제어 회로를 구동하여 L1의 레벨을 풀업하고 L2로부터 데이터를 판독한다. 이 경우, SRAM 판독 모드는 전치 판독이며, 여기서 수평 라인은 판독 비트 라인 RBL_V이 되고, 수직 라인은 판독 워드 라인 RWL_V이 된다. 본 발명의 이 실시예에서, 저장 어레이 외부의 논리 회로로부터 전송되는 워드 라인 및 비트 라인의 값들은 변경되지 않지만, 워드 라인 및 비트 라인은 변경되는데, 구체적으로, 워드 라인 및 비트 라인은 상호교환된다. 도 9는 전치 판독시 저장 어레이에 의해 판독하는 개략도이다. 워드 라인 번호가 0이고 비트 라인 번호가 2인 저장 유닛에 저장된 데이터가 도 9에 나타낸 바와 같이, 여전히 판독될 필요가 있고, 이 경우에 (RBL_V2, RWL_V0)의 데이터는 판독되고, 즉, 제1 열의 최상위 저장 유닛에 저장된 데이터는 판독되고, 행렬 대각선에 대해 도 7의 종래의 판독시 저장 유닛에 대칭인 저장 유닛의 데이터가 판독되는 것으로 가정된다. 이러한 방식으로, 저장 어레이의 대각선에 대해 저장 어드레스에 대칭인 저장 어드레스의 데이터는 단지 하나의 사이클, 즉, 하나의 클록 사이클에서 판독될 수 있고, 그에 의해 시스템 속도를 크게 향상시키고 전력 소비 및 작업부하를 크게 감소시킨다.
가능한 구현에서, 각각의 저장 유닛은 제어 신호에 접속된다. 제어 신호가 제1 시퀀스일 때, 저장 유닛은 제1 판독 상태이거나; 제어 신호가 제2 시퀀스일 때, 저장 유닛은 제2 판독 상태이다. 이 구현에 따르면, 제어 신호는 정적 랜덤 액세스 메모리의 저장 유닛의 판독 상태들의 스위칭을 제어하는데 사용된다. 이것은 간단하고 빠르다.
가능한 구현에서, 제1 시퀀스의 길이는 1비트이고, 제2 시퀀스의 길이는 1비트이고, 제1 시퀀스는 0이고 제2 시퀀스는 1이거나, 제1 시퀀스는 1이고 제2 시퀀스는 0이다. 이 구현에 따르면, 1비트 제어 신호는 정적 랜덤 액세스 메모리의 저장 유닛의 판독 상태들의 스위칭을 제어하는데 사용된다. 이것은 간단하고 빠르다.
본 발명의 이 실시예에서, 제어 신호는 저장 어레이 외부의 제어 회로를 제어하여, 정적 랜덤 액세스 메모리를 제1 판독 상태와 제2 판독 상태 사이에서 스위칭하는데 사용될 수 있다.
도 10은 본 발명의 실시예에 따른 제어 회로의 개략도이다. 저장 어레이에 부가하여, 정적 랜덤 액세스 메모리는 다음의 구조: 제1 디코더(1001), 제2 디코더(1002), 제1 워드 라인 드라이버(1003), 제2 워드 라인 드라이버(1004), 제1 판독 증폭기(1005), 제2 판독 증폭기(1006), 및 위상 인버터(1007)의 제어 회로를 포함한다. 제어 신호 T_EN는 제1 디코더(1001)의 인에이블단(a1), 제1 워드 라인 드라이버(1003)의 인에이블단(a1), 및 제1 판독 증폭기(1005)의 인에이블단(a1)에 접속된다. 제1 디코더(1001)의 입력단(a2)은 어드레스 값을 입력하고, 제1 디코더(1001)의 제1 출력단(a3)은 행 번호를 출력하고, 제1 디코더(1001)의 제2 출력단(a4)은 열 번호를 출력한다. 제1 디코더(1001)의 제1 출력단(a3)은 제1 판독 증폭기(1005)의 제어단(a3)에 접속되고, 제1 판독 증폭기(1005)의 입력단들(a10, a11, 및 a12)은 제1 판독 라인들(즉, 수직 라인 L10, L11, 및 L12)에 접속된다. 제1 디코더(1001)의 제2 출력단(a4)은 제1 워드 라인 드라이버(1003)의 제어단(a4)에 접속되고, 제1 워드 라인 드라이버(1003)의 출력단들(a20, a21, 및 a22)은 제2 판독 라인들(즉, 수평 라인 L20, L21, 및 L22)에 접속된다. 제1 판독 증폭기(1005)의 제어단(a3)은 제1 판독 증폭기(1005)를 제어하여 적어도 하나의 입력단(a10, a11 및 a12)의 데이터에 대한 증폭 처리를 수행하도록 구성되고, 제1 워드 라인 드라이버(1003)의 제어단(a4)은 제1 워드 라인 드라이버(1003)의 적어도 하나의 출력단(a20, a21, 및 a22)을 제어하여 논리 1을 출력하도록 구성된다. 제어 신호는 위상 인버터(1007)의 입력단에 접속되고, 위상 인버터(1007)의 출력단은 제2 디코더(1002)의 인에이블단(b1), 제2 워드 라인 드라이버(1004)의 인에이블단(b1), 및 제2 판독 증폭기(1006)의 인에이블단(b1)에 접속된다. 제2 디코더(1002)의 입력단(b2)은 어드레스 값을 입력하고, 제2 디코더(1002)의 제1 출력단(b3)은 행 번호를 출력하고, 제2 디코더(1002)의 제2 출력단(b4)은 열 번호를 출력한다. 제2 디코더(1002)의 제1 출력단(b3)은 제2 판독 증폭기(1006)의 제어단(b3)에 접속되고, 제2 판독 증폭기(1006)의 입력단들(b20, b21, 및 b22)은 제2 판독 라인들(즉, 수평 라인들 L20, L21, 및 L22)에 접속된다. 제2 디코더(1002)의 제2 출력단(b4)은 제2 워드 라인 드라이버(1004)의 제어단(b4)에 접속되고, 제2 워드 라인 드라이버(1004)의 출력단들(b10, b11, 및 b12)은 제1 판독 라인들(즉, 수직 라인들 L10, L11, 및 L12)에 접속된다. 제2 판독 증폭기(1006)의 제어단(b3)은 제2 판독 증폭기(1006)를 제어하여 적어도 하나의 입력단(b20, b21 및 b22)의 데이터에 대한 증폭 처리를 수행하도록 구성되고, 제2 워드 라인 드라이버(1004)의 제어단(b4)은 제2 워드 라인 드라이버(1004)의 적어도 하나의 출력단(b10, b11, 및 b12)을 제어하여 논리 1을 출력하도록 구성된다. 이 구현에 따르면, 디코더들, 워드 라인 드라이버들, 및 판독 증폭기들의 2개의 그룹이 설정된다. 디코더들, 워드 라인 드라이버들, 및 판독 증폭기들의 2개의 그룹은 상이한 경로들을 갖는다. 제어 신호를 디코더들, 워드 라인 드라이버들, 및 판독 증폭기들의 2개의 그룹 중 하나를 제어하는데 사용하여, 판독 워드 라인과 판독 비트 라인이 상호교환되게 한다.
도 11은 본 발명의 실시예에 따른 다른 제어 회로의 개략도이다. 저장 어레이에 부가하여, 정적 랜덤 액세스 메모리는 다음의 구조: 디코더(1101), 워드 라인 드라이버(1102), 판독 증폭기(1103), 저장 어레이의 행 수량과 동일한 수량을 갖는 제1 선택기들(1104), 및 저장 어레이의 열 수량과 동일한 수량을 갖는 제2 선택기들(1105)의 제어 회로를 포함한다. 디코더(1101)의 입력단(c1)은 어드레스 값을 입력하고, 디코더(1101)의 제1 출력단(c2)은 행 번호를 출력하고, 디코더(1101)의 제2 출력단(c3)은 열 번호를 출력한다. 디코더(1101)의 제1 출력단(c2)은 워드 라인 드라이버(1102)의 제어단(c2)에 접속되고, 워드 라인 드라이버(1102)의 제어단(c2)은 워드 라인 드라이버(1102)의 적어도 하나의 출력단(c10, c11, c12)을 제어하여 논리 1을 출력하도록 구성되고, 디코더(1101)의 제2 출력단(c3)은 판독 증폭기(1103)의 제어단(c3)에 접속되고, 판독 증폭기(1103)의 제어단(c3)은 판독 증폭기(1103)를 제어하여 적어도 하나의 입력단(c20, c21, 및 c22)의 데이터에 대한 증폭 처리를 수행하도록 구성된다. 제어 신호 T_EN는 제1 선택기들(1104)의 제어단들(k0) 및 제2 선택기들(1105)의 제어단들(k0)에 접속된다. 제1 선택기들(1104)의 제1 포트들(k1)은 제1 판독 라인들(즉, 수직 라인들 L10, L11 및 L12, 예를 들어, 상부로부터 하부까지의 3개의 제1 선택기들(1104)의 제1 포트들(k1)은 L10, L11, 및 L12에 각각 접속됨)에 접속되고, 제1 선택기들(1104)의 제2 포트들(k2)은 제2 판독 라인들(즉, 수평 라인들 L20, L21 및 L22, 예를 들어, 상부로부터 하부까지의 3개의 제1 선택기들(1104)의 제2 포트들(k2)은 L20, L21 및 L22에 각각 접속됨)에 접속되고, 제1 선택기들(1104)의 제3 포트들(k3)은 워드 라인 드라이버(1102)의 출력단들(c10, c11, 및 c12)에 접속된다. 예를 들어, 상부로부터 하부까지의 3개의 제1 선택기들(1104)의 제3 포트들(k3)은 c10, c11 및 c12에 각각 접속된다. 제1 선택기들(1104)의 제어단들(k0)은 제1 선택기들(1104)의 제1 포트들(k3)을 제어하여 제1 선택기들(1104)의 제3 포트들(k1)에 접속하거나, 제1 선택기들(1104)의 제2 포트들(k3)을 제어하여 제1 선택기들(1104)의 제3 포트들(k2)에 접속하도록 구성된다. 제2 선택기들(1105)의 제1 포트들(k1)은 제2 판독 라인들(즉, 수평 라인들 L20, L21, 및 L22)에 접속되고, 제2 선택기들(1105)의 제2 포트들(k2)은 제1 판독 라인들(즉, 수직 라인들 L10, L11 및 L12)에 접속되고, 제2 선택기들(1105)의 제3 포트들(k3)은 판독 증폭기(1103)의 입력단들(c20, c21 및 c22)에 접속되고, 예를 들어, 좌측으로부터 우측까지의 3개의 제2 선택기들(1105)의 제1 포트들(k3)은 각각 c20, c21, 및 c22에 접속된다. 제2 선택기들(1105)의 제어단들(k0)은 제2 선택기들(1105)의 제1 포트들(k3)을 제어하여 제2 선택기들(1105)의 제3 포트들(k1)에 접속하거나, 제2 선택기들(1105)의 제2 포트들(k3)을 제어하여 제2 선택기들(1105)의 제3 포트들(k2)에 접속하도록 구성된다. 이 구현에 따르면, 제어 신호 T_EN를 선택기를 제어하는데 사용하여 회로 접속 모드들 사이에서 스위칭하게 함으로써, 판독 워드 라인과 판독 비트 라인이 상호교환되게 된다.
본 발명의 실시예들에서, 정적 랜덤 액세스 메모리는 특정 기능을 갖는 칩 상에 배치될 수 있거나, 전술한 칩과 독립적일 수 있다. 칩은 다량의 고속 행렬 연산이 수행되는 칩일 수 있다. 예를 들어, 인공 지능 분야에서, 컨볼루션 신경망(Convolutional Neural Network, CNN) 칩 상에 맞춤화된 SRAM은 컨볼루션 커널의 신속한 분해를 위해 사용될 수 있다. 본 발명의 실시예들에서의 SRAM은 일부 암호화 칩들 상의 SRAM으로서 사용될 수도 있다.
다음은 CNN 칩 상에 맞춤화된 SRAM의 일부 효과들을 설명한다.
칩들의 지능으로, 표준 단일 명령어 다중 데이터 스트림(Single Instruction Multiple Data, SIMD)에 기초하여, CNN의 특별한 멀티플렉싱 메커니즘 때문에 버스 상의 데이터 통신이 더 감소될 수 있다. 멀티플렉싱의 개념은 초대형 신경망에 매우 중요하다. 이 모델들에서의 중간-하이-레벨(mid-high-level) 컨볼루션 커널들의 경우, 컨볼루션 커널들의 파라미터 양은 3x3x512에 도달할 수 있다. 이러한 초대형 컨볼루션 커널들을 효과적인 하드웨어로 적절히 분해하는 것은 연구할 가치가 있다.
본 발명의 이 실시예에서 언급된 전치 판독시 SRAM을 사용함으로써, 구체적으로, 비트 라인과 워드 라인이 데이터 판독 동안 상호교환될 수 있는 경우, 컨볼루션 네트워크에서의 추가적인 데이터 처리가 생략될 수 있고, CNN의 처리 전력 소비가 감소될 수 있으며, 대형 컨볼루션 구조에 기저 하드웨어의 개념이 제공될 수 있다.
컨볼루션 네트워크의 명칭은 "컨볼루션" 연산으로부터 유래한다. 컨볼루션의 기본 목적은 입력 화상으로부터 특징들을 추출하는 것이다. 컨볼루션은 픽셀들 간의 공간적 관계가 유지될 수 있도록, 화상 특징이 작은 정사각 행렬의 데이터를 사용함으로써 학습되는 것을 의미한다. 전술한 바와 같이, 각각의 화상은 픽셀 값들의 행렬이다. 5x5 화상을 고려하면, 화상의 픽셀 값들은 0 및 1이다. 도 12에서, 좌측 행렬은 화상 행렬이고, 화상 행렬은 그레이 스케일 화상의 특수한 경우이고(종래의 그레이 스케일 화상의 픽셀 값들은 0 내지 255임); 우측 행렬은 컨볼루션 커널 행렬이고, 컨볼루션 커널 행렬은 3x3 행렬이다. 도 13은 5x5 화상 행렬과 3x3 컨볼루션 커널 행렬 사이의 컨볼루션 계산의 개략도이다. 좌측 화상 행렬 내의 각각의 3x3 서브 행렬에 3x3 컨볼루션 커널 행렬을 곱한 다음, 모든 위치에서 곱한 결과들을 더함으로써 획득된 값은 새로운 행렬, 즉, 도 13에서의 우측 행렬에 배치된다. 행렬은 원래의 화상 행렬 및 원래의 컨볼루션 커널 행렬에 대해 컨볼루션 연산이 수행된 후에 생성되는 새로운 화상 행렬이다.
도 12 또는 도 13의 3x3 행렬은 "필터", "컨볼루션 커널", 또는 "특징 검출기"라고도 지칭된다. 원래의 화상 및 곱셈 행렬들 상에서 필터를 슬라이딩함으로써 획득되는 행렬은 "컨볼루션 특징", "여기 매핑" 또는 "특징 매핑"이라고 지칭된다. 필터는 원래의 입력 화상에 대한 특징 검출기이다. 화상은 행렬로서 간주되고, 화상 및 상이한 컨볼루션 커널 행렬들에 대해 컨볼루션 연산들이 수행된 후에 새로운 화상들이 획득된다. 상이한 컨볼루션 커널 행렬들에 대해 컨볼루션 연산을 수행하는 것은 상이한 효과들을 생성한다. 컨볼루션 커널은 분해된다. 예를 들어, 대각선에 대해 대칭인 2차원 컨볼루션 커널은 2개의 일차원 컨볼루션 커널들로 분해된다. 화상 행렬(A로서 표기됨) 및 2차원 컨볼루션 커널 행렬(C로 표기됨)에 대해 수행되는 컨볼루션 계산은 화상 행렬 및 2개의 일차원 컨볼루션 커널 행렬들(S1 및 S2로 표기됨)에 대해 수행되는 개략적인 컨볼루션 계산일 수 있는데, 즉:
Figure pat00009
(
Figure pat00010
은 컨볼루션 연산 심볼이다)
2차원 컨볼루션 커널 행렬 C를 S1 및 S2로 대체하는 것은 컨볼루션 커널의 분해라고 지칭한다. S1 및 S2는 2차원 행렬 C의 대각선에 대해 대칭인 일차원 행렬들이다.
종래의 SRAM이 사용되고 컨볼루션 커널이 분해될 필요가 있다면, 행렬 대각선과 관련하여 특정 어드레스에 대칭적인 어드레스의 데이터는 직접 획득될 수 없고, SRAM 주변 디지털 회로의 코드에 알고리즘을 기록함으로써 데이터가 처리될 필요가 있다. 본 발명의 실시예들에서의 SRAM은 컨볼루션 신경망 칩에 적용되어, 컨볼루션 커널이 신속하게 분해될 수 있고, 컨볼루션 커널을 빈번히 분해하는 전력 소비가 크게 감소될 수 있으며, 연산의 속도가 크게 증가될 수 있다.
전술한 구체적인 실시예들에서, 본 발명의 목적들, 기술적 해결책들, 및 이점들이 상세히 더 설명된다. 전술한 설명들은 본 발명의 단지 특정 구현예들일 뿐이며, 본 발명의 보호 범위를 제한하려는 의도는 아니라는 것을 이해해야 한다. 본 발명의 기술적 해결책들에 기초하여 이루어지는 임의의 수정, 등가의 대체, 또는 향상은 본 발명의 보호 범위 내에 속할 것이다.

Claims (20)

  1. 저장 유닛으로서,
    제1 저장 비트를 제공하도록 구성된 래치; 및
    상기 래치와 접속된 제1 MOS(Metal-Oxide-Semiconductor) 트랜지스터를 포함하고,
    상기 제1 MOS 트랜지스터는:
    상기 래치로부터 상기 제1 저장 비트를 수신하도록 구성된 제1 게이트;
    제1 판독 라인에 접속된 제1 소스; 및
    제2 판독 라인에 접속된 제1 드레인을 포함하고,
    제1 상태에서, 상기 제1 판독 라인은 제1 판독 워드 라인이고, 상기 제2 판독 라인은 제1 판독 비트 라인이고;
    제2 상태에서, 상기 제2 판독 라인은 제2 판독 워드 라인이고, 상기 제1 판독 라인은 제2 판독 비트 라인인, 저장 유닛.
  2. 제1항에 있어서,
    상기 래치는 제2 저장 비트를 제공하도록 추가로 구성되고, 상기 저장 유닛은 제2 MOS 트랜지스터를 추가로 포함하고;
    상기 제2 MOS 트랜지스터는:
    상기 래치로부터 상기 제2 저장 비트를 수신하도록 구성된 제2 게이트;
    상기 제1 판독 라인에 접속된 제2 소스; 및
    상기 제2 판독 라인에 접속된 제2 드레인
    을 포함하는, 저장 유닛.
  3. 제2항에 있어서,
    상기 제1 MOS 트랜지스터는 NMOS 트랜지스터이고 상기 제2 MOS 트랜지스터는 PMOS 트랜지스터인, 저장 유닛.
  4. 제2항에 있어서,
    상기 제1 MOS 트랜지스터는 PMOS 트랜지스터이고 상기 제2 MOS 트랜지스터는 NMOS 트랜지스터인, 저장 유닛.
  5. 제2항에 있어서,
    상기 제1 상태와 상기 제2 상태는 2개의 상이한 판독 상태인, 저장 유닛.
  6. 복수의 저장 유닛을 포함하는 정적 랜덤 액세스 메모리로서,
    상기 저장 유닛들의 각각은:
    제1 저장 비트를 제공하도록 구성된 래치; 및
    상기 래치와 접속된 제1 MOS 트랜지스터를 포함하고,
    상기 제1 MOS 트랜지스터는:
    상기 래치로부터 상기 제1 저장 비트를 수신하도록 구성된 제1 게이트;
    제1 판독 라인에 접속된 제1 소스; 및
    제2 판독 라인에 접속된 제1 드레인을 포함하고,
    제1 상태에서, 상기 제1 판독 라인은 제1 판독 워드 라인이고, 상기 제2 판독 라인은 제1 판독 비트 라인이고;
    제2 상태에서, 상기 제2 판독 라인은 제2 판독 워드 라인이고, 상기 제1 판독 라인은 제2 판독 비트 라인이고,
    상기 복수의 저장 유닛은 동일한 수량의 행들 및 열들을 갖는 직사각형 저장 어레이를 형성하고;
    상기 직사각형 저장 어레이 내의 동일한 행의 저장 유닛들은 동일한 제1 판독 라인에 접속되고;
    상기 직사각형 저장 어레이 내의 동일한 열의 저장 유닛들은 동일한 제2 판독 라인에 접속되는, 정적 랜덤 액세스 메모리.
  7. 제6항에 있어서,
    상기 래치는 제2 저장 비트를 제공하도록 추가로 구성되고, 상기 저장 유닛들의 각각은 제2 MOS 트랜지스터를 추가로 포함하고;
    상기 제2 MOS 트랜지스터는:
    상기 래치로부터 상기 제2 저장 비트를 수신하도록 구성된 제2 게이트;
    상기 제1 판독 라인에 접속된 제2 소스; 및
    상기 제2 판독 라인에 접속된 제2 드레인
    을 포함하는, 정적 랜덤 액세스 메모리.
  8. 제6항에 있어서,
    상기 저장 유닛들의 각각은 제어 신호를 수신하도록 구성되고;
    상기 제어 신호가 제1 시퀀스일 때, 상기 저장 유닛들의 각각은 상기 제1 상태에 있고; 상기 제어 신호가 제2 시퀀스일 때, 상기 저장 유닛들의 각각은 상기 제2 상태에 있는, 정적 랜덤 액세스 메모리.
  9. 제8항에 있어서,
    상기 제1 시퀀스의 길이는 1비트이고, 상기 제2 시퀀스의 길이는 1비트이고; 상기 제1 시퀀스는 0이고 상기 제2 시퀀스는 1인 정적 랜덤 액세스 메모리.
  10. 제8항에 있어서,
    상기 정적 랜덤 액세스 메모리는:
    제1 디코더 - 상기 제1 디코더는 상기 제어 신호에 접속된 제1 인에이블단(enable end), 제1 어드레스 값을 수신하도록 구성된 제1 입력단, 제1 열 번호를 출력하도록 구성된 제1 출력단, 및 제1 행 번호를 출력하도록 구성된 제2 출력단을 포함함 -;
    제2 디코더 - 상기 제2 디코더는 제2 인에이블단, 제2 어드레스 값을 입력하도록 구성된 제2 입력단, 제2 열 번호를 출력하도록 구성된 제3 출력단, 제2 행 번호를 출력하도록 구성된 제4 출력단을 포함함 -;
    제1 워드 라인 드라이버 - 상기 제1 워드 라인 드라이버는 상기 제2 판독 라인에 접속된 제5 출력단, 상기 제어 신호에 접속된 제3 인에이블단, 및 제1 논리 상태를 출력하도록 상기 제5 출력단을 제어하도록 구성되고 상기 제2 출력단에 접속된 제1 제어단을 포함함 -;
    제2 워드 라인 드라이버 - 상기 제2 워드 라인 드라이버는 제4 인에이블단, 상기 제1 판독 라인에 접속된 제6 출력단, 및 상기 제1 논리 상태를 출력하도록 상기 제6 출력단을 제어하도록 구성되고 상기 제4 출력단에 접속된 제2 제어단을 포함함 -;
    제1 판독 증폭기 - 상기 제1 판독 증폭기는 제1 데이터를 입력하도록 구성되고 상기 제1 판독 라인에 접속된 제3 입력단, 상기 제어 신호에 접속된 제5 인에이블단, 및 상기 제1 데이터에 증폭 프로세싱을 수행하도록 상기 제1 판독 증폭기를 제어하도록 구성되고 상기 제1 출력단에 접속된 제3 제어단을 포함함 -;
    제2 판독 증폭기 - 상기 제2 판독 증폭기는 제6 인에이블단, 제2 데이터를 입력하도록 구성되고 상기 제2 판독 라인에 접속된 제4 입력단, 및 상기 제2 데이터에 증폭 프로세싱을 수행하도록 상기 제2 판독 증폭기를 제어하도록 구성되고 상기 제3 출력단에 접속된 제4 제어단을 포함함 -; 및
    위상 인버터 - 상기 위상 인버터는 상기 제어 신호에 접속된 제5 입력단, 및 상기 제2 인에이블단, 상기 제4 인에이블단 및 상기 제6 인에이블단에 접속된 제7 출력단을 포함함 -
    를 추가로 포함하는, 정적 랜덤 액세스 메모리.
  11. 제8항에 있어서,
    상기 정적 랜덤 액세스 메모리는:
    디코더 - 상기 디코더는 어드레스 값을 수신하도록 구성된 제1 입력단, 열 번호를 출력하도록 구성된 제1 출력단, 및 행 번호를 출력하도록 구성된 제2 출력단을 포함함 -;
    워드 라인 드라이버 - 상기 워드 라인 드라이버는 제3 출력단, 및 제1 논리 상태를 출력하도록 상기 제3 출력단을 제어하도록 구성되고 상기 제1 출력단에 접속된 제1 제어단을 포함함 -;
    판독 증폭기 - 상기 판독 증폭기는 데이터를 수신하도록 구성된 제2 입력단, 및 상기 데이터에 증폭 프로세싱을 수행하도록 상기 판독 증폭기를 제어하도록 구성되고 상기 제2 출력단에 접속된 제2 제어단을 포함함 -;
    상기 직사각형 저장 어레이의 열 수량과 동일한 수량을 갖는 복수의 제1 선택기 - 상기 제1 선택기들의 각각은 상기 제1 판독 라인에 접속된 제1 포트, 상기 제2 판독 라인에 접속된 제2 포트, 상기 제3 출력단에 접속된 제3 포트, 및 상기 제3 포트에 결합하도록 상기 제2 포트를 제어하거나 상기 제3 포트에 결합하도록 상기 제1 포트를 제어하도록 구성되고 상기 제어 신호에 접속된 제3 제어단을 포함함 -, 및
    상기 직사각형 저장 어레이의 행 수량과 동일한 수량을 갖는 복수의 제2 선택기들 - 상기 제2 선택기들의 각각은 상기 제2 판독 라인에 결합된 제4 포트, 상기 제1 판독 라인에 결합된 제5 포트, 상기 제2 입력단에 결합된 제6 포트, 및 상기 제6 포트에 결합하도록 상기 제5 포트를 제어하거나 상기 제6 포트에 결합하도록 상기 제4 포트를 제어하도록 구성되고 상기 제어 신호에 접속된 제4 제어단을 포함함 -
    을 추가로 포함하는, 정적 랜덤 액세스 메모리.
  12. 제6항에 있어서,
    상기 제1 상태와 상기 제2 상태는 2개의 상이한 판독 상태인 정적 랜덤 액세스 메모리.
  13. 저장 유닛으로서,
    제1 저장 비트를 제공하기 위한 래치; 및
    상기 래치와 접속된 제1 MOS(Metal-Oxide-Semiconductor) 트랜지스터를 포함하고, 상기 제1 MOS 트랜지스터는:
    상기 래치로부터 상기 제1 저장 비트를 수신하도록 구성된 게이트;
    제1 판독 라인에 접속된 소스; 및
    제2 판독 라인에 접속된 드레인을 포함하고,
    상기 저장 유닛은 제어 신호에 따라 상기 제1 판독 라인 및 상기 제2 판독 라인을 판독 워드 라인 또는 판독 비트 라인으로서 설정하도록 구성된, 저장 유닛.
  14. 제13항에 있어서,
    상기 저장 유닛은:
    상기 제어 신호에 따라 상기 제1 판독 라인을 상기 판독 워드 라인으로서 설정하고;
    상기 제어 신호에 따라 상기 제2 판독 라인을 상기 판독 비트 라인으로서 설정하도록 추가로 구성되는 저장 유닛.
  15. 제13항에 있어서,
    상기 저장 유닛은:
    상기 제어 신호가 제1 시퀀스일 때 상기 제1 판독 라인을 상기 판독 워드 라인으로서 설정하고;
    상기 제어 신호가 상기 제1 시퀀스일 때 상기 제2 판독 라인을 상기 판독 비트 라인으로서 설정하도록 추가로 구성되는 저장 유닛.
  16. 제15항에 있어서,
    상기 제1 시퀀스의 길이는 1비트이고, 제2 시퀀스의 길이는 1비트이고; 상기 제1 시퀀스는 0이고 상기 제2 시퀀스는 1인 저장 유닛.
  17. 제15항에 있어서,
    상기 제1 시퀀스의 길이는 1비트이고, 제2 시퀀스의 길이는 1비트이고; 상기 제1 시퀀스는 1이고 상기 제2 시퀀스는 0인 저장 유닛.
  18. 제13항에 있어서,
    상기 저장 유닛은:
    상기 제어 신호에 따라 상기 제1 판독 라인을 상기 판독 비트 라인으로서 설정하고;
    상기 제어 신호에 따라 상기 제2 판독 라인을 상기 판독 워드 라인으로서 설정하도록 추가로 구성되는 저장 유닛.
  19. 제13항에 있어서,
    상기 저장 유닛은:
    상기 제어 신호가 제2 시퀀스일 때 상기 제1 판독 라인을 상기 판독 비트 라인으로서 설정하고;
    상기 제어 신호가 상기 제2 시퀀스일 때 상기 제2 판독 라인을 상기 판독 워드 라인으로서 설정하도록 추가로 구성되는 저장 유닛.
  20. 제8항에 있어서,
    상기 제1 시퀀스의 길이는 1비트이고, 상기 제2 시퀀스의 길이는 1비트이고;상기 제1 시퀀스는 1이고 상기 제2 시퀀스는 0인, 정적 랜덤 액세스 메모리.
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