CN106601287B

CN106601287B - 静态随机存取存储器单元、静态随机存取存储器及电子装置

Info

Publication number: CN106601287B
Application number: CN201510666331.3A
Authority: CN
Inventors: 张弓
Original assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2015-10-15
Filing date: 2015-10-15
Publication date: 2020-04-07
Anticipated expiration: 2035-10-15
Also published as: CN106601287A

Abstract

本发明提供一种静态随机取存储器(SRAM)单元及静态随机取存储器和电子装置，涉及半导体技术领域。该SRAM单元包括：交叉耦合的第一反相器和第二反相器，其中，所述第一反相器包括第一上拉晶体管和第一下拉晶体管，所述第二反相器包括第二上拉晶体管和第二下拉晶体管，所述第一反相器具有第一存储节点，所述第二反相器具有第二存储节点；接在读位线和低电平之间的读传输晶体管；所述读传输晶体管的栅极通过第三反相器与所述第一存储节点或第二存储节点相连，所述第三反相器包括读上拉晶体管和读下拉晶体管。该SRAM单元相比8T SRAM单元可以在静态总漏电流增加较小的前提下，显著增大读电流。该SRAM和电子装置具有本发明的SRAM单元，因而具有类似的优点。

Description

静态随机存取存储器单元、静态随机存取存储器及电子装置

技术领域

本发明涉及静态随机存取存储器，具体而言涉及一种具有读写分离的双端口静态随机存取存储器单元以及静态随机存取存储器和电子装置。

背景技术

半导体储存器器件包括静态随机存取存储器(即，SRAM)和动态随机存取存储器(即，DRAM)。其中SRAM单元为双稳态，这意味着只要为其提供足够的电源，它就能够一直维持自身的状态。SRAM能够在较高速和较低功耗的状态中工作，因此计算机的高速缓冲存储器(cache)全部采用SRAM。SRAM其它的应用还包括嵌入式存储器和网络设备存储器。

SRAM在要求高速度、低功耗等的集成电路中得到了广泛应用，对于各种不同的应用要求，人们开发出了各种结构的SRAM，比如常规的6T SRAM(即，一个SRAM存储单元包括六个金属氧化物半导体MOS晶体管，被称为6T SRAM)，其为单端口读写混用的SRAM结构，对于这种结构的SRAM，由于读写共用一个端口，因此进行读操作时可能会对内部存储数据造成干扰，比如产生误翻转，并且读写裕度(margin)无法单独增加，因而需要读写裕度之间取舍。

为了克服上述问题，现有技术提出了读写分离的双端口SRAM结构单元。图1所示即是一种常规的读写分离的双端口8T SRAM，其包括8个MOS晶体管，其中6个MOS管用于写入，具体地，第一上拉PMOS管PU1和第一下拉NMOS管PD1构成的第一反相器，第二上拉PMOS管PU2和第二下拉NMOS管PD2构成的第二反相器，两反相器耦接形成接在电源和地之间的锁存电路，即一个反相器的输入与另一个反相器的输出相连。第一反相器的输出作为第一存储节点A，第二反相器的输出作为第二存储节点B，当下拉一个存储节点至低电平时，则另一个存储节点被上拉至高电平。互补写位线对WBL和WBLB分别通过第一传输晶体管PG1和第二传输晶体管PG2耦合至第一存储节点A和第二存储节点B。写字线WWL与传输晶体管PG1和PG2的栅极相连。当将写字线WWL电平切换到系统高电平或Vdd时，传输晶体管PG1和PG2被开启以允许分别通过写位线对WBL和WBLB对第一存储节点A和第二存储节点B进行写入。此外，读位线RBL通过读传输晶体管RPG与读下拉NMOS管RPD接地，读下拉NMOS管RPD的栅极与第二存储节点连接，读字线RWL与读传输晶体管RPG栅极连接，当将读写字线RWL电平切换到系统高电平或Vdd时，读传输晶体管RPG打开(针对读传输晶体管RPG为NMOS管)，若第二存储结点B为"1"，读取位线RBL通过读传输晶体管RPG对读下拉NMOS管RPD放电，读出与第二存储结点B相反的信号，若第二存储结点B为"0"，读下拉NMOS管RPD不导通，读位线RBL不发生变化，仍读出与第二存储结点B相反的信号。

这种8T SRAM由于增加了读传输晶体管RPG和读下拉NMOS管RPD作为读取端口，使得读写操作分离，在进行读操作时不会发生对内部存储节点的干扰，并且读写裕度(margin)可以通过调整各自对应的晶体管分别单独增加。

上述8T SRAM虽然克服了前述问题，但由于读电流路径上包括两个串联的器件(RPG和RPD)，读电流较小，无法满足需求，为了增大读电流，读传输晶体管RPG和读下拉NMOS管RPD设计为双鳍(fins)器件，这无疑增加了工艺难度和复杂性以及成本。如图2所示，其为图1所示8T SRAM的电路版图示意图，从图2中可以看出读传输晶体管RPG和读下拉NMOS管RPD包含两个鳍片20。

因此，有必要提出一种新的SRAM存储单元结构，以解决该技术问题。

发明内容

针对现有技术的不足，本发明提出一种具有读写分离的双端口静态随机存取存储器单元以及静态随机存取存储器和电子装置，可以在静态总漏电流增加较小的前提下，显著增大读电流。

本发明的一个实施例提供一种静态随机存取存储器单元，其包括：交叉耦合的第一反相器和第二反相器，其中，所述第一反相器包括第一上拉晶体管和第一下拉晶体管，所述第二反相器包括第二上拉晶体管和第二下拉晶体管，所述第一反相器具有第一存储节点，所述第二反相器具有第二存储节点；接在读位线和低电平之间的读传输晶体管；所述读传输晶体管的栅极通过第三反相器与所述第一存储节点或第二存储节点相连，所述第三反相器包括读上拉晶体管和读下拉晶体管。

示例性地，所述读传输晶体管为NMOS管。

示例性地，所述第三反相器接在读字线和低电平之间。

示例性地，在读取所述静态随机存取存储器单元时，所述读位线被预充至高电平，所述读字线被置于高电平，如果所述第一或第二存储节点为“1”，则读位线电平不变，读出与所述第一或第二存储节点相同的信号“1”，如果所述第一或第二存储节点为“0”，则读位线电平被拉低，读出与所述第一或第二存储节点相同的信号“0”。

示例性地，所述读传输晶体管为PMOS管。

示例性地，所述第三反相器接在高电平和读字线之间。

示例性地，在读取所述静态随机存取存储器单元时，所述读位线被预充至高电平，所述读字线被置于低电平，如果所述第一或第二存储节点为“1”，则读位线电平被拉低，读出与所述第一或第二存储节点相反的信号“0”，如果所述第一或第二存储节点为“0”，则读位线电平不变，读出与所述第一或第二存储节点相反的信号“1”。

示例性地，所述读传输晶体管包括一个鳍片。

示例性地，所述读传输晶体管包括两个以上的鳍片。

本发明的另一个实施例提供一种静态随机存取存储器，所述静态随机存取存储器包括多个由如上所述的静态随机存取存储器单元组成的存储单元阵列。

本发明的再一个实施例提供一种电子装置，包括静态随机存取存储器以及与所述静态随机存取存储器相连接的电子组件，其中所述静态随机存取存储器包括多个由如上所述的静态随机存取存储器单元组成的存储单元阵列。

本发明的静态随机存取存储器单元为具有读写分离的双端口静态随机存取存储器单元，不仅在读取过程不会对存储数据产生干扰，造成数据翻转，而且读写裕度可以分别单独增加。进一步地，本发明的静态随机存取存储器单元相比8T SRAM单元可以在静态总漏电流增加较小的前提下，显著增大读电流。

本发明的静态随机存取存储器和电子装置具有本发明的静态随机存取存储器单元，因而具有类似的优点。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1示出现有技术中一种常规的8T SRAM存储单元电路结构示意图；

图2示出图1所示8T SRAM存储单元的一种示意性集成电路布图俯视图；

图3示出根据本发明一实施例的SRAM存储单元电路结构示意图；

图4是图3所示的SRAM存储单元的一种示意性集成电路布图俯视图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

图3示出根据本发明一实施例的SRAM存储单元电路结构示意图。图4是图3所示的SRAM存储单元的一种示意性集成电路布图俯视图。

如图3和图4所示，该SRAM存储单元为具有读写分离的双端口9T SRAM单元，该9TSRAM单元100包括9个MOS晶体管，具体为：第一上拉PMOS管PU1和第一下拉NMOS管PD1，第二上拉PMOS管PU2和第二下拉NMOS管PD2，第一传输晶体管PG1和第二传输晶体管PG2，读上拉PMOS管RPU和读下拉NMOS管RPD以及读传输晶体管RPG。第一上拉PMOS管PU1和第一下拉NMOS管PD1构成的第一反相器101，第二上拉PMOS管PU2和第二下拉NMOS管PD2构成的第二反相器102，读上拉PMOS管RPU和读下拉NMOS管RPD构成的第三反相器103，所述第一反相器101和第二反相器102交叉耦合形成接在电源Vdd和地Vss之间的锁存电路，即一个反相器的输入与另一个反相器的输出相连，并且第一反相器的输出作为第一存储节点A，第二反相器的输出作为第二存储节点B，当下拉一个存储节点至低电平时，则另一个存储节点被上拉至高电平。第一传输晶体管PG1和第二传输晶体管PG2分别与第一存储节点A和第二存储节点B相连。

其中，第一上拉PMOS管PU1和第一下拉NMOS管PD1，第二上拉PMOS管PU2和第二下拉NMOS管PD2，第一传输晶体管PG1和第二传输晶体管PG2 6个MOS晶体管构成读写操作电路，互补写位线对WBL和WBLB分别通过第一传输晶体管PG1和第二传输晶体管PG2耦合至第一存储节点A和第二存储节点B。写字线WWL与第一传输晶体管PG1和第二传输晶体管PG2的栅极相连。该写操作电路的写操作过程如下：将第一反相器101和第二反相器102的电源电平VDD打开，同时将写字线WWL置于高电平，以打开第一传输晶体管PG1和第二传输晶体管PG2；写位线WBL与相反信号写位线WBLB加入一对相反信号，从而完成第一存储节点A和第二存储节点B中"0"与"1"的写入过程。

可以理解的是，上述写操作过程针对是的第一传输晶体管PG1和第二传输晶体管PG2为NMOS管，当第一传输晶体管PG1和第二传输晶体管PG2为PMOS管，对写字线电位进行相应变化即可。

读上拉PMOS管RPU和读下拉NMOS管RPD以及读传输晶体管RPG 3个MOS晶体管构成读操作电路，该读操作电路与第二存储节点B相邻，用于读取第二存储节点B处的数据。

示例性，在本实施例中，所述读传输晶体管RPG为NMOS管，读位线RBL通过读传输晶体管RPG接地Vss，所述第三反相器103接在读字线RWL和地Vss之间，并且通过翻转第二存储节点B的电位来控制所述读传输晶体管RPG。

该读操作电路的读操作如下：在读取所述SRAM单元时，所述读位线被预充至高电平，所述读字线被置于高电平，如果所述第一或第二存储节点为“1”，则读位线电平不变，读出与所述第一或第二存储节点相同的信号“1”，如果所述第一或第二存储节点为“0”，则读位线电平被拉低，读出与所述第一或第二存储节点相同的信号“0”。

可以理解的是，上述读操作电路仅是本发明的一种实现形式，本发明不局限于此，比如，本实施例的读操作电路还可以这样形成：所述读传输晶体管为PMOS管，所述第三反相器接在高电平Vdd和读字线RWL之间。该读操作电路的读操作如下：将读取字线RWL置于高电平，例如电源电平VDD，读传输晶体管RPG打开(针对读传输晶体管RPG为NMOS管)，若第二存储结点B为"1"，读取位线RBL通过读传输晶体管RPG对读下拉NMOS管RPD放电，读出与第二存储结点B相反的信号，若第二存储结点B为"0"，读下拉NMOS管RPD不导通，读位线RBL不发生变化，仍读出与第二存储结点B相反的信号。

本实施例的9T SRAM单元，由于具有读写分离的双端口，与常规的6T SRAM单元相比，不仅保持了6T SRAM单元的优点，而且使得读写操作分离，在进行读操作时不会发生对内部存储节点的干扰，并且读写裕度(margin)可以通过调整各自对应的晶体管分别单独增加。

进一步地，图1和图2所示的8T SRAM单元的读电流路径(即读位线到地的路径)上有两个器件，而本实施例的9T SRAM单元由于读电流路径上仅有一个器件，相比图2示的8TSRAM单元，本实施例的9T SRAM单元读电流路径上的器件减少一半，因而读电流可以增大二倍，非常显著。

此外，图1和图2所示的8T SRAM单元中，其静态总漏电流取决于，一个上拉管、一个下拉管、两个传输管以及读传输管5个器件，而本实施例中，9T SRAM单元其静态总漏电流取决于一个上拉管、一个下拉管、两个传输管、读传输管以及读上拉管或读下拉管，6个器件，相对来说器件增加量较少，并且所增加的器件并不直接与电源相连，因而总静态漏电流增加较少。

进一步地，由于本实施例的9T SRAM单元的读电流显著增大，因而读传输管RPG可以仅包括一个鳍片，如图4所示，其示出图3所示的SRAM存储单元的一种示意性集成电路布图俯视图。由图4可知，本实施例的9T SRAM单元的读传输管RPG形成在一个鳍片40之上，因而降低了工艺难度和复杂性。

可以理解的是，本发明的9T SRAM单元也可通过增加读传输管RPG的鳍片数量来显著增加读电流。示例性，比如读传输管RPG包括两个以上鳍片。

此外，如图2所示图4所示，常规的8T SRAM单元其静态总漏电流取决于，一个上拉管、一个下拉管、两个传输管以及读传输管5个器件的7个鳍片，而本实施例的9T SRAM单元其静态总漏电流取决于一个上拉管、一个下拉管、两个传输管、读传输管以及读上拉管或读下拉管，6个器件的7个鳍片，这进一步地说明了本实施例的9T SRAM单元的静态总漏电流相比图2所示的8T SRAM单元的静态总漏电流增加较少。

此外，本实施例的9T SRAM单元仅增加了一个器件，并且鳍片数量也仅增加了一个，因此与图2所示的8T SRAM单元相比，存储单元面积仅增加6％，影响较小。

需要说明的是，图2和图4所示的示意性集成电路布图俯视图，仅示意性示出各MOS管的布局以及连接关系，其并未示出所述结构单元，比如接触孔、金属层等，这些对于本领域技术人员而言根据本发明公开内容以及相关技术很容易获得，在此不再赘述。

本发明除了提供上述的SRAM单元以外，本发明的另一方面提供一种SRAM存储器，该SRAM存储器包括由多个所述SRAM单元组成的存储阵列。

示例性地，所述存储阵列为4*4阵列。

本发明实施例的SRAM存储器具有与上述SRAM单元类似的有点，即读电流较大，而总漏电流和面积增加不明显。

进一步地，本发明的再一个方面还提供一种电子装置，包括上述SRAM存储器以及与所述SRAM存储器相连的电子组件。其中，该电子组件，可以为分立器件、集成电路等任何电子组件。

本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。

本发明实施例的电子装置，由于使用了上述的半导体器件，因而同样具有上述优点。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种静态随机存取存储器单元，其特征在于，包括：

交叉耦合的第一反相器和第二反相器，其中，所述第一反相器包括第一上拉晶体管和第一下拉晶体管，所述第二反相器包括第二上拉晶体管和第二下拉晶体管，所述第一反相器具有第一存储节点，所述第二反相器具有第二存储节点，所述第一存储节点和第二存储节点分别通过第一传输晶体管和第二传输晶体管连接至写位线对的其中一个，所述第一传输晶体管的栅极和第二传输晶体管的栅极连接至写字线；

接在读位线和低电平之间的读传输晶体管；

所述读传输晶体管的栅极通过第三反相器与所述第一存储节点或第二存储节点相连，所述第三反相器包括读上拉晶体管和读下拉晶体管，所述第三反相器连接在读字线和低电平之间或读字线和高电平之间。

2.如权利要求1所述的静态随机存取存储器单元，其特征在于，所述读传输晶体管为NMOS管。

3.如权利要求2所述的静态随机存取存储器单元，其特征在于，所述第三反相器接在读字线和低电平之间。

4.如权利要求3所述的静态随机存取存储器单元，其特征在于，在读取所述静态随机存取存储器单元时，所述读位线被预充至高电平，所述读字线被置于高电平，如果所述第一或第二存储节点为“1”，则读位线电平不变，读出与所述第一或第二存储节点相同的信号“1”，如果所述第一或第二存储节点为“0”，则读位线电平被拉低，读出与所述第一或第二存储节点相同的信号“0”。

5.如权利要求1所述的静态随机存取存储器单元，其特征在于，所述读传输晶体管为PMOS管。

6.如权利要求5所述的静态随机存取存储器单元，其特征在于，所述第三反相器接在高电平和读字线之间。

7.如权利要求6所述的静态随机存取存储器单元，其特征在于，

在读取所述静态随机存取存储器单元时，所述读位线被预充至高电平，所述读字线被置于低电平，如果所述第一或第二存储节点为“1”，则读位线电平被拉低，读出与所述第一或第二存储节点相反的信号“0”，如果所述第一或第二存储节点为“0”，则读位线电平不变，读出与所述第一或第二存储节点相反的信号“1”。

8.如权利要求1-7之一所述的静态随机存取存储器单元，其特征在于，所述读传输晶体管包括一个鳍片。

9.如权利要求1-7之一所述的静态随机存取存储器单元，其特征在于，所述读传输晶体管包括两个以上的鳍片。

10.一种静态随机存取存储器，其特征在于，包括多个由如权利要求1-9之一所述的静态随机存取存储器单元组成的存储单元阵列。

11.一种电子装置，其特征在于，包括如权利要求10所述的静态随机存取存储器以及与所述静态随机存取存储器相连接的电子组件。