CN107393581B - 一种基于FinFET器件的单位线非对称存储单元 - Google Patents

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Abstract

本发明公开了一种基于FinFET器件的单位线非对称存储单元，包括位线、写字线、读字线、第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第八FinFET管和第九FinFET管；第一FinFET管和第七FinFET管分别为低阈值的P型FinFET管，第二FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第八FinFET管和第九FinFET管均为低阈值的N型FinFET管，第三FinFET管为高阈值的P型FinFET管；优点是在不影响电路性能的情况下，延时、功耗和功耗延时积均较小，写操作时噪声容限较大，电路功能稳定性较高。

Description

一种基于FinFET器件的单位线非对称存储单元
技术领域
本发明涉及一种存储单元，尤其是涉及一种基于FinFET器件的单位线非对称存储单元。
背景技术
随着工艺尺寸进入纳米级，功耗成为集成电路设计者不得不关注的问题。在大部分的数字系统中存储器的功耗占据总电路功耗的比例越来越大。静态随机存取存储器(SRAM，Static Random Access Memory)，在存储器中是一个重要的组成部分，因而设计高稳定性低功耗SRAM具有重要的研究意义。静态随机存取存储器主要由存储阵列及其他外围电路构成，而存储阵列由存储单元构成，存储单元是静态随机存取存储器的核心，存储单元的性能直接决定静态随机存取存储器的性能。
随着晶体管尺寸的不断缩小，受短沟道效应和当前制造工艺的限制，普通的CMOS晶体管尺寸降低的空间极度缩小。当普通CMOS晶体管的尺寸缩小到20nm以下时，器件的漏电流会急剧加大，造成较大的电路漏功耗。并且，电路短沟道效应变得更加明显，器件变得相当不稳定，极大的限制了电路性能的提高。FinFET管(鳍式场效晶体管，Fin Field-Effect Transistor)是一种新的互补式金氧半导体(CMOS)晶体管为一种新型的3D晶体管，FinFET管的沟道采用零掺杂或是低掺杂，沟道被栅三面包围。这种特殊的三维立体结构，增强了栅对沟道的控制力度，极大的抑制了短沟道效应，抑制了器件的漏电流。FinFET管具有功耗低，面积小的优点，逐渐成为接替普通CMOS器件，延续摩尔定律的优良器件之一。
传统的采用FinFET器件设计的存储单元为BSIMIMG工艺库中经典存储单元。BSIMIMG工艺库中经典存储单元的电路图如图1所示。该存储单元由六个FinFET管(M1、M2、M3、M4、M5和M6)组成，其中FinFET管M1和FinFET管M3构成一个反相器，FinFET管M2和FinFET管M4构成另一个反相器。该存储单元在写操作时(写入“1”和“0”)，FinFET管M4和FinFET管M6会对写入电压进行分压，使得写入的数据值较小，噪声容限较小，由此导致写入到输出端Q和反相输出端Qb处的存储值结果不稳定，电路功能不稳定；并且，由FINFET管M3和FINFET管M4构成的下拉网络在存储单元处于保持状态时有两条漏电流的路径，所以漏电流较大，从而导致漏功耗较大，同时延时也较大，这均不利于快速稳定存取数据。
鉴此，设计一种在不影响电路性能的情况下，延时、功耗和功耗延时积均较小，写操作时噪声容限较大，电路功能稳定性较高的基于FinFET器件的单位线非对称存储单元具有重要意义。
发明内容
本发明所要解决的技术问题是提供一种在不影响电路性能的情况下，延时、功耗和功耗延时积均较小，写操作时噪声容限较大，电路功能稳定性较高的基于FinFET器件的单位线非对称存储单元。
本发明解决上述技术问题所采用的技术方案为：一种基于FinFET器件的单位线非对称存储单元，包括位线、写字线、读字线、第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第八FinFET管和第九FinFET管；所述的第一FinFET管和所述的第七FinFET管分别为低阈值的P型FinFET管，所述的第二FinFET管、所述的第四FinFET管、所述的第五FinFET管、所述的第六FinFET管、所述的第八FinFET管和所述的第九FinFET管均为低阈值的N型FinFET管，所述的第三FinFET管为高阈值的P型FinFET管；所述的第一FinFET管的源极、所述的第一FinFET管的背栅、所述的第三FinFET管的源极、所述的第七FinFET管的源极和所述的第七FinFET管的背栅连接且其连接端为所述的单位线非对称存储单元的电源端，所述的单位线非对称存储单元的电源端用于接入外部电源，所述的第一FinFET管的前栅、所述的第二FinFET管的前栅、所述的第三FinFET管的漏极、所述的第四FinFET管的漏极和所述的第五FinFET管的漏极连接且其连接端为所述的单位线非对称存储单元的反相输出端，所述的第一FinFET管的漏极、所述的第二FinFET管的漏极、所述的第三FinFET管的前栅、所述的第四FinFET管的前栅、所述的第四FinFET管的背栅、所述的第七FinFET管的前栅和所述的第八FinFET管的前栅连接且其连接端为所述的单位线非对称存储单元的输出端，所述的第二FinFET管的源极、所述的第二FinFET管的背栅、所述的第六FinFET管的源极、所述的第六FinFET管的背栅、所述的第八FinFET管的源极和所述的第八FinFET管的背栅连接且其连接端为所述的单位线非对称存储单元的接地端，所述的单位线非对称存储单元的接地端用于接入大地，所述的第三FinFET管的背栅和所述的第六FinFET管的漏极连接，所述的第四FinFET管的源极为所述的单位线非对称存储单元的虚拟地端，所述的单位线非对称存储单元的虚拟地端用于接入虚拟地，所述的第五FinFET管的前栅、所述的第五FinFET管的背栅和所述的写字线连接，所述的第五FinFET管的源极、所述的第六FinFET管的前栅、所述的第九FinFET管的源极和所述的位线连接，所述的第七FinFET管的漏极、所述的第八FinFET管的漏极和所述的第九FinFET管的漏极连接，所述的第九FinFET管的前栅、所述的第九FinFET管的背栅和所述的读字线连接。
所述的第一FinFET管鳍的数量为1，所述的第二FinFET管鳍的数量为1，所述的第三FinFET管鳍的数量为1，所述的第四FinFET管鳍的数量为1，所述的第五FinFET管鳍的数量为1，所述的第六FinFET管鳍的数量为1，所述的第七FinFET管鳍的数量为1，所述的第八FinFET管鳍的数量为1，所述的第九FinFET管鳍的数量为1。
所述的第一FinFET管的阈值电压为0.3v，所述的第二FinFET管的阈值电压为0.3v，所述的第三FinFET管的阈值电压为0.6v，所述的第四FinFET管的阈值电压为0.3v，所述的第五FinFET管的阈值电压为0.3v，所述的第六FinFET管的阈值电压为0.3v，所述的第七FinFET管的阈值电压为0.3v，所述的第八FinFET管的阈值电压为0.3v，所述的第九FinFET管的阈值电压为0.3v。
与现有技术相比，本发明的优点在于通过位线、写字线、读字线、第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第八FinFET管和第九FinFET管构建基于FinFET器件的单位线非对称存储单元，第一FinFET管和第七FinFET管分别为低阈值的P型FinFET管，第二FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第八FinFET管和第九FinFET管均为低阈值的N型FinFET管，第三FinFET管为高阈值的P型FinFET管；第七FinFET管和第八FinFET管构成的反相器来隔离输出端与位线的直接连接，由此提高读操作的噪声容限，设置第九FinFET管作为正反馈灵敏保持管来消除位线在读期间需要预充电的要求从而大大减小功耗，通过设置单个位线BL来减小位线上的动态功耗损失，第一FinFET管和第七FinFET管背栅接电源，第二FinFET管和第八FinFET管背栅接地，由此降低电路功耗，第四FinFET管、第五FinFET管、第六FinFET管和第九FinFET管接为同栅保证电路工作速度，在写操作时，写字线WWL为高电平，第五FinFET管导通，通过位线BL进行写操作，位线BL为高电平时，第六FinFET管导通使得第三FinFET管一端导通，第三FinFET管是否导通由输出端Q存储的值决定：如果输出端Q存储“0”，则反相输出端Qb为“1”，这时第三FinFET管导通从而顺利写入数据“1”；如果输出端Q存储“1”则反相输出端Qb为“0”，这时第三FinFET管截止，第四FinFET管接入的虚拟地可以让反相输出端Qb写入电压不会因为第四FinFET管与第五FinFET管分压而降低太多，从而顺利写入数据“1”，由此通过高阈值的第三FinFET管和低阈值的第四FinFET管的连接来提高写操作时的噪声容限，使输出端和反相输出端的存储值结果稳定，保证电路功能的稳定性；在读操作时，读字线RWL为高电平，第九FinFET管导通，输出端Q存储的值通过第七FinFET管和第八FinFET管构成的反相器传输到位线BL上，从而正确读出输出端Q的值而又不影响输出端Q的值，使电路具有正确的逻辑功能，由此本发明在不影响电路性能的情况下，延时、功耗和功耗延时积均较小，写操作时噪声容限较大，电路功能稳定性较高。
当第一FinFET管的阈值电压为0.3v，第二FinFET管的阈值电压为0.3v，第三FinFET管的阈值电压为0.6v，第四FinFET管的阈值电压为0.3v，第五FinFET管的阈值电压为0.3v，第六FinFET管的阈值电压为0.3v，第七FinFET管的阈值电压为0.3v，第八FinFET管的阈值电压为0.3v，第九FinFET管的阈值电压为0.3v时，可以在保证运行速度的基础上降低功耗。
附图说明
图1为BSIMIMG工艺库中经典存储单元的电路图；
图2为本发明的基于FinFET器件的单位线非对称存储单元的电路图；
图3为标准电压(1v)，频率1G条件下，本发明的基于FinFET器件的单位线非对称存储单元在BSIMIMG标准工艺下的仿真波形图。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
实施例一：如图2所示，一种基于FinFET器件的单位线非对称存储单元，包括位线BL、写字线WWL、读字线RWL、第一FinFET管B1、第二FinFET管B2、第三FinFET管B3、第四FinFET管B4、第五FinFET管B5、第六FinFET管B6、第七FinFET管B7、第八FinFET管B8和第九FinFET管B9；第一FinFET管B1和第七FinFET管B7分别为低阈值的P型FinFET管，第二FinFET管B2、第四FinFET管B4、第五FinFET管B5、第六FinFET管B6、第八FinFET管B8和第九FinFET管B9均为低阈值的N型FinFET管，第三FinFET管B3为高阈值的P型FinFET管；第一FinFET管B1的源极、第一FinFET管B1的背栅、第三FinFET管B3的源极、第七FinFET管B7的源极和第七FinFET管B7的背栅连接且其连接端为单位线非对称存储单元的电源端，单位线非对称存储单元的电源端用于接入外部电源VDD，第一FinFET管B1的前栅、第二FinFET管B2的前栅、第三FinFET管B3的漏极、第四FinFET管B4的漏极和第五FinFET管B5的漏极连接且其连接端为单位线非对称存储单元的反相输出端，第一FinFET管B1的漏极、第二FinFET管B2的漏极、第三FinFET管B3的前栅、第四FinFET管B4的前栅、第四FinFET管B4的背栅、第七FinFET管B7的前栅和第八FinFET管B8的前栅连接且其连接端为单位线非对称存储单元的输出端，第二FinFET管B2的源极、第二FinFET管B2的背栅、第六FinFET管B6的源极、第六FinFET管B6的背栅、第八FinFET管B8的源极和第八FinFET管B8的背栅连接且其连接端为单位线非对称存储单元的接地端，单位线非对称存储单元的接地端用于接入大地，第三FinFET管B3的背栅和第六FinFET管B6的漏极连接，第四FinFET管B4的源极为单位线非对称存储单元的虚拟地端，单位线非对称存储单元的虚拟地端用于接入虚拟地VGND，第五FinFET管B5的前栅、第五FinFET管B5的背栅和写字线WWL连接，第五FinFET管B5的源极、第六FinFET管B6的前栅、第九FinFET管B9的源极和位线BL连接，第七FinFET管B7的漏极、第八FinFET管B8的漏极和第九FinFET管B9的漏极连接，第九FinFET管B9的前栅、第九FinFET管B9的背栅和读字线RWL连接。
实施例二：如图2所示，一种基于FinFET器件的单位线非对称存储单元，包括位线BL、写字线WWL、读字线RWL、第一FinFET管B1、第二FinFET管B2、第三FinFET管B3、第四FinFET管B4、第五FinFET管B5、第六FinFET管B6、第七FinFET管B7、第八FinFET管B8和第九FinFET管B9；第一FinFET管B1和第七FinFET管B7分别为低阈值的P型FinFET管，第二FinFET管B2、第四FinFET管B4、第五FinFET管B5、第六FinFET管B6、第八FinFET管B8和第九FinFET管B9均为低阈值的N型FinFET管，第三FinFET管B3为高阈值的P型FinFET管；第一FinFET管B1的源极、第一FinFET管B1的背栅、第三FinFET管B3的源极、第七FinFET管B7的源极和第七FinFET管B7的背栅连接且其连接端为单位线非对称存储单元的电源端，单位线非对称存储单元的电源端用于接入外部电源VDD，第一FinFET管B1的前栅、第二FinFET管B2的前栅、第三FinFET管B3的漏极、第四FinFET管B4的漏极和第五FinFET管B5的漏极连接且其连接端为单位线非对称存储单元的反相输出端，第一FinFET管B1的漏极、第二FinFET管B2的漏极、第三FinFET管B3的前栅、第四FinFET管B4的前栅、第四FinFET管B4的背栅、第七FinFET管B7的前栅和第八FinFET管B8的前栅连接且其连接端为单位线非对称存储单元的输出端，第二FinFET管B2的源极、第二FinFET管B2的背栅、第六FinFET管B6的源极、第六FinFET管B6的背栅、第八FinFET管B8的源极和第八FinFET管B8的背栅连接且其连接端为单位线非对称存储单元的接地端，单位线非对称存储单元的接地端用于接入大地，第三FinFET管B3的背栅和第六FinFET管B6的漏极连接，第四FinFET管B4的源极为单位线非对称存储单元的虚拟地端，单位线非对称存储单元的虚拟地端用于接入虚拟地VGND，第五FinFET管B5的前栅、第五FinFET管B5的背栅和写字线WWL连接，第五FinFET管B5的源极、第六FinFET管B6的前栅、第九FinFET管B9的源极和位线BL连接，第七FinFET管B7的漏极、第八FinFET管B8的漏极和第九FinFET管B9的漏极连接，第九FinFET管B9的前栅、第九FinFET管B9的背栅和读字线RWL连接。
本实施例中，第一FinFET管B1鳍的数量为1，第二FinFET管B2鳍的数量为1，第三FinFET管B3鳍的数量为1，第四FinFET管B4鳍的数量为1，第五FinFET管B5鳍的数量为1，第六FinFET管B6鳍的数量为1，第七FinFET管B7鳍的数量为1，第八FinFET管B8鳍的数量为1，第九FinFET管B9鳍的数量为1。
实施例三：如图2所示，一种基于FinFET器件的单位线非对称存储单元，包括位线BL、写字线WWL、读字线RWL、第一FinFET管B1、第二FinFET管B2、第三FinFET管B3、第四FinFET管B4、第五FinFET管B5、第六FinFET管B6、第七FinFET管B7、第八FinFET管B8和第九FinFET管B9；第一FinFET管B1和第七FinFET管B7分别为低阈值的P型FinFET管，第二FinFET管B2、第四FinFET管B4、第五FinFET管B5、第六FinFET管B6、第八FinFET管B8和第九FinFET管B9均为低阈值的N型FinFET管，第三FinFET管B3为高阈值的P型FinFET管；第一FinFET管B1的源极、第一FinFET管B1的背栅、第三FinFET管B3的源极、第七FinFET管B7的源极和第七FinFET管B7的背栅连接且其连接端为单位线非对称存储单元的电源端，单位线非对称存储单元的电源端用于接入外部电源VDD，第一FinFET管B1的前栅、第二FinFET管B2的前栅、第三FinFET管B3的漏极、第四FinFET管B4的漏极和第五FinFET管B5的漏极连接且其连接端为单位线非对称存储单元的反相输出端，第一FinFET管B1的漏极、第二FinFET管B2的漏极、第三FinFET管B3的前栅、第四FinFET管B4的前栅、第四FinFET管B4的背栅、第七FinFET管B7的前栅和第八FinFET管B8的前栅连接且其连接端为单位线非对称存储单元的输出端，第二FinFET管B2的源极、第二FinFET管B2的背栅、第六FinFET管B6的源极、第六FinFET管B6的背栅、第八FinFET管B8的源极和第八FinFET管B8的背栅连接且其连接端为单位线非对称存储单元的接地端，单位线非对称存储单元的接地端用于接入大地，第三FinFET管B3的背栅和第六FinFET管B6的漏极连接，第四FinFET管B4的源极为单位线非对称存储单元的虚拟地端，单位线非对称存储单元的虚拟地端用于接入虚拟地VGND，第五FinFET管B5的前栅、第五FinFET管B5的背栅和写字线WWL连接，第五FinFET管B5的源极、第六FinFET管B6的前栅、第九FinFET管B9的源极和位线BL连接，第七FinFET管B7的漏极、第八FinFET管B8的漏极和第九FinFET管B9的漏极连接，第九FinFET管B9的前栅、第九FinFET管B9的背栅和读字线RWL连接。
本实施例中，第一FinFET管B1鳍的数量为1，第二FinFET管B2鳍的数量为1，第三FinFET管B3鳍的数量为1，第四FinFET管B4鳍的数量为1，第五FinFET管B5鳍的数量为1，第六FinFET管B6鳍的数量为1，第七FinFET管B7鳍的数量为1，第八FinFET管B8鳍的数量为1，第九FinFET管B9鳍的数量为1。
本实施例中，第一FinFET管B1的阈值电压为0.3v，第二FinFET管B2的阈值电压为0.3v，第三FinFET管B3的阈值电压为0.6v，第四FinFET管B4的阈值电压为0.3v，第五FinFET管B5的阈值电压为0.3v，第六FinFET管B6的阈值电压为0.3v，第七FinFET管B7的阈值电压为0.3v，第八FinFET管B8的阈值电压为0.3v，第九FinFET管B9的阈值电压为0.3v。
实施例四：如图2所示，一种基于FinFET器件的单位线非对称存储单元，包括位线BL、写字线WWL、读字线RWL、第一FinFET管B1、第二FinFET管B2、第三FinFET管B3、第四FinFET管B4、第五FinFET管B5、第六FinFET管B6、第七FinFET管B7、第八FinFET管B8和第九FinFET管B9；第一FinFET管B1和第七FinFET管B7分别为低阈值的P型FinFET管，第二FinFET管B2、第四FinFET管B4、第五FinFET管B5、第六FinFET管B6、第八FinFET管B8和第九FinFET管B9均为低阈值的N型FinFET管，第三FinFET管B3为高阈值的P型FinFET管；第一FinFET管B1的源极、第一FinFET管B1的背栅、第三FinFET管B3的源极、第七FinFET管B7的源极和第七FinFET管B7的背栅连接且其连接端为单位线非对称存储单元的电源端，单位线非对称存储单元的电源端用于接入外部电源VDD，第一FinFET管B1的前栅、第二FinFET管B2的前栅、第三FinFET管B3的漏极、第四FinFET管B4的漏极和第五FinFET管B5的漏极连接且其连接端为单位线非对称存储单元的反相输出端，第一FinFET管B1的漏极、第二FinFET管B2的漏极、第三FinFET管B3的前栅、第四FinFET管B4的前栅、第四FinFET管B4的背栅、第七FinFET管B7的前栅和第八FinFET管B8的前栅连接且其连接端为单位线非对称存储单元的输出端，第二FinFET管B2的源极、第二FinFET管B2的背栅、第六FinFET管B6的源极、第六FinFET管B6的背栅、第八FinFET管B8的源极和第八FinFET管B8的背栅连接且其连接端为单位线非对称存储单元的接地端，单位线非对称存储单元的接地端用于接入大地，第三FinFET管B3的背栅和第六FinFET管B6的漏极连接，第四FinFET管B4的源极为单位线非对称存储单元的虚拟地端，单位线非对称存储单元的虚拟地端用于接入虚拟地VGND，第五FinFET管B5的前栅、第五FinFET管B5的背栅和写字线WWL连接，第五FinFET管B5的源极、第六FinFET管B6的前栅、第九FinFET管B9的源极和位线BL连接，第七FinFET管B7的漏极、第八FinFET管B8的漏极和第九FinFET管B9的漏极连接，第九FinFET管B9的前栅、第九FinFET管B9的背栅和读字线RWL连接。
本实施例中，第一FinFET管B1的阈值电压为0.3v，第二FinFET管B2的阈值电压为0.3v，第三FinFET管B3的阈值电压为0.6v，第四FinFET管B4的阈值电压为0.3v，第五FinFET管B5的阈值电压为0.3v，第六FinFET管B6的阈值电压为0.3v，第七FinFET管B7的阈值电压为0.3v，第八FinFET管B8的阈值电压为0.3v，第九FinFET管B9的阈值电压为0.3v。
为了验证本发明的基于FinFET器件的单位线非对称存储单元的优益性，在BSIMIMG标准工艺下，电路的输入频率为1GHz的条件下，电源电压1V、0.7V条件下使用电路仿真工具HSPICE对本发明的基于FinFET器件的单位线非对称存储单元和图1所示的BSIMIMG工艺库中经典存储单元这两种电路的性能进行仿真对比，其中，BSIMIMG工艺库对应的标准电源电压为1V。同时对比读、写操作噪声容限。标准电压(1v)下，本发明的基于FinFET器件的单位线非对称存储单元基于BSIMIMG标准工艺仿真波形图如图3所示，分析图3可知，本发明的基于FinFET器件的单位线非对称存储单元具有正确的工作逻辑。
表1为在BSIMIMG标准工艺下，电源电压为1V，输入频率为1GHz时，本发明的基于FinFET器件的单位线非对称存储单元和图1所示的BSIMIMG工艺库中经典存储单元两种电路的性能比较数据。
表1
电路类型 晶体管数目 延时(ps) 总功耗(μW) 功耗延时积(fJ)
本发明 9 12.40 55.15 0.684
经典存储单元 6 18.25 57.24 1.045
从表1中可以得出：本发明的基于FinFET器件的单位线非对称存储单元与和图1所示的BSIMIMG工艺库中经典存储单元相比，延时降低了32.05％，平均总功耗降低了3.7％，功耗延时积降低了34.55％。
表2为在BSIMIMG标准工艺下，电源电压为0.7V，输入频率为1GHz时，本发明的基于FinFET器件的单位线非对称存储单元和图1所示的BSIMIMG工艺库中经典存储单元两种电路的性能比较数据。
表2
电路类型 晶体管数目 延时(ps) 总功耗(μW) 功耗延时积(fJ)
本发明 9 24.40 32.88 0.802
经典存储单元 6 30.56 39.13 1.196
从表2中可以得出：本发明的基于FinFET器件的单位线非对称存储单元与和图1所示的BSIMIMG工艺库中经典存储单元相比，延时降低了20.16％，平均总功耗降低了15.9％，功耗延时积降低了32.94％。
表3为在BSIMIMG标准工艺下，电源电压为0.7V，输入频率为1GHz时，本发明的基于FinFET器件的单位线非对称存储单元和图1所示的BSIMIMG工艺库中经典存储单元两种电路的读操作/写操作噪声容限比较数据。
表3
电路类型 晶体管数目 读噪声容限(mV)写噪声容限(mV)
本发明 9 110 216
经典存储单元 6 46 134
从表3中可以得出：本发明的基于FinFET器件的单位线非对称存储单元与和图1所示的BSIMIMG工艺库中经典存储单元相比，读噪声容限增加了139.13％，写噪声容限增加了61.19％。
由上述的比较数据可见，本发明的基于FinFET器件的单位线非对称存储单元和图1所示的BSIMIMG工艺库中经典存储单元相比较，写操作时噪声容限较大，写入到输出端Q和反相输出端Qb处的存储值结果稳定，电路功能稳定，并且电路的功耗和功耗延时积也得到了优化，运行速度得到了提高。

Claims (3)

1.一种基于FinFET器件的单位线非对称存储单元，其特征在于包括位线、写字线、读字线、第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第八FinFET管和第九FinFET管；所述的第一FinFET管和所述的第七FinFET管分别为低阈值的P型FinFET管，所述的第二FinFET管、所述的第四FinFET管、所述的第五FinFET管、所述的第六FinFET管、所述的第八FinFET管和所述的第九FinFET管均为低阈值的N型FinFET管，所述的第三FinFET管为高阈值的P型FinFET管；
所述的第一FinFET管的源极、所述的第一FinFET管的背栅、所述的第三FinFET管的源极、所述的第七FinFET管的源极和所述的第七FinFET管的背栅连接且其连接端为所述的单位线非对称存储单元的电源端，所述的单位线非对称存储单元的电源端用于接入外部电源，所述的第一FinFET管的前栅、所述的第二FinFET管的前栅、所述的第三FinFET管的漏极、所述的第四FinFET管的漏极和所述的第五FinFET管的漏极连接且其连接端为所述的单位线非对称存储单元的反相输出端，所述的第一FinFET管的漏极、所述的第二FinFET管的漏极、所述的第三FinFET管的前栅、所述的第四FinFET管的前栅、所述的第四FinFET管的背栅、所述的第七FinFET管的前栅和所述的第八FinFET管的前栅连接且其连接端为所述的单位线非对称存储单元的输出端，所述的第二FinFET管的源极、所述的第二FinFET管的背栅、所述的第六FinFET管的源极、所述的第六FinFET管的背栅、所述的第八FinFET管的源极和所述的第八FinFET管的背栅连接且其连接端为所述的单位线非对称存储单元的接地端，所述的单位线非对称存储单元的接地端用于接入大地，所述的第三FinFET管的背栅和所述的第六FinFET管的漏极连接，所述的第四FinFET管的源极为所述的单位线非对称存储单元的虚拟地端，所述的单位线非对称存储单元的虚拟地端用于接入虚拟地，所述的第五FinFET管的前栅、所述的第五FinFET管的背栅和所述的写字线连接，所述的第五FinFET管的源极、所述的第六FinFET管的前栅、所述的第九FinFET管的源极和所述的位线连接，所述的第七FinFET管的漏极、所述的第八FinFET管的漏极和所述的第九FinFET管的漏极连接，所述的第九FinFET管的前栅、所述的第九FinFET管的背栅和所述的读字线连接。
2.根据权利要求1所述的一种基于FinFET器件的单位线非对称存储单元，其特征在于所述的第一FinFET管鳍的数量为1，所述的第二FinFET管鳍的数量为1，所述的第三FinFET管鳍的数量为1，所述的第四FinFET管鳍的数量为1，所述的第五FinFET管鳍的数量为1，所述的第六FinFET管鳍的数量为1，所述的第七FinFET管鳍的数量为1，所述的第八FinFET管鳍的数量为1，所述的第九FinFET管鳍的数量为1。
3.根据权利要求1或2所述的一种基于FinFET器件的单位线非对称存储单元，其特征在于所述的第一FinFET管的阈值电压为0.3v，所述的第二FinFET管的阈值电压为0.3v，所述的第三FinFET管的阈值电压为0.6v，所述的第四FinFET管的阈值电压为0.3v，所述的第五FinFET管的阈值电压为0.3v，所述的第六FinFET管的阈值电压为0.3v，所述的第七FinFET管的阈值电压为0.3v，所述的第八FinFET管的阈值电压为0.3v，所述的第九FinFET管的阈值电压为0.3v。
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