CN105654984A - 静态随机存取存储器及其操作方法 - Google Patents

静态随机存取存储器及其操作方法 Download PDF

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Abstract

本发明是有关于一种静态随机存取存储器，包含电压产生器，其接收正电源电压以可控产生第一电源电压，其在特定期间具高于保持电压的降低位准。第一反相器与第二反相器各连接于第一电源电压与第二电源电压之间。第一反相器与第二反相器交叉耦接，且第一反相器与第二反相器的输出节点作为位元节点对。本发明提出的一种静态随机存取存储器，具有增强写入裕度或/且较低的最低电源电压Vmin，并提供负位线电压，以增强可写性(writability)，且提供电源电压降，有助于位元节点处的放电。

Description

静态随机存取存储器及其操作方法
技术领域
本发明是有关于一种静态随机存取存储器(SRAM)，特别是当缩减电源电压时，具增强写入裕度(margin)的静态随机存取存储器。
背景技术
静态随机存取存储器为一种半导体存储器装置，其使用锁存器(latch)以储存位元信息，而不需像动态随机存取存储器(DRAM)般周期地进行再新(refresh)。典型的静态随机存取存储器是由六个晶体管(6-T)组成，然而也可使用较多晶体管(例如8-T)或者较少晶体管(例如4-T)。静态随机存取晶体管的储存单元(cell)通常排列成列与行的数组形式。字线连接并选择同一列的静态随机存取存储器的储存单元。位线对(pair)连接同一行的静态随机存取存储器的储存单元，借以读取或写入位元信息。
当集成电路缩减时，其电源电压也会跟着缩减。然而为避免因杂讯造成的读取错误，需增加静态随机存取存储器的储存单元的读取裕度(margin)，因此需要尽可能保持高的电源电压。鉴于此，一些机制被提出以探求当缩减电源电压时更低的可靠读取与写入操作所需的最低电源电压Vmin。
传统静态随机存取存储器会受到半选择干扰(half-selectdisturb)现象的影响，其是指当储存单元被选到时，同列的相邻储存单元也会同时受到字线的开启，因而造成相邻储存单元的有害放电。再者，当储存单元被选到并读取时，存取晶体管与下拉(pull-down)晶体管形成的分压器会产生有害的读取干扰电压。
传统静态随机存取存储器的字线升压(boosting)机制，其升高字线电压位准，以提供较大放电电流。然而，字线升压机制在低压操作时，会造成低金属氧化物半导体(MOS)电容值，限制字线的相应储存单元数目，且造成半选择干扰。
由于传统静态随机存取存储器装置当缩减电源电压时易造成错误，因此亟需提出一种新颖的静态随机存取存储器，用以保持或甚至增强读取/写入裕度。
有鉴于上述现有的静态随机存取存储器存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的静态随机存取存储器，能够改进一般现有的静态随机存取存储器，使其更具有实用性。经过不断的研究、设计，并经过反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于提出一种静态随机存取存储器，其具有增强写入裕度或/且较低的最低电源电压Vmin。在一实施例中，静态随机存取存储器提供负位线电压，以增强可写性(writability)，且提供电源电压降，有助于位元节点处的放电。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种静态随机存取存储器，包含：
电压产生器，接收正电源电压以可控产生第一电源电压，其中该第一电源电压在特定期间具高于保持电压的降低位准；
第一反相器，连接于该第一电源电压与第二电源电压之间；及
第二反相器，连接于该第一电源电压与该第二电源电压之间；
其中该第一反相器与该第二反相器交叉耦接，且该第一反相器与该第二反相器的输出节点作为位元节点对。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的静态随机存取存储器，其中所述的第一反相器与该第二反相器各包含下拉晶体管与一上拉晶体管，其串联于该第一电源电压与该第二电源电压之间。
前述的静态随机存取存储器，更包含：
第一存取晶体管，连接于该第一反相器的输出节点与位线对的第一位线之间，并受控于字线电压；及
第二存取晶体管，连接于该第二反相器的输出节点与该位线对的第二位线之间，并受控于该字线电压；
其中当该字线电压为有效时，该电压产生器在第一期间所产生的该第一电源电压实质同于该正电源电压，且该电压产生器在该定期间所产生的该第一电源电压具该降低位准。
前述的静态随机存取存储器，其中所述的第一位线的电压，响应该第一电源电压从该第一期间至该特定期间的变化，而根据寄生位线电容与寄生耦合电容而降低，其中该寄生位线电容相关于该第一位线，且该寄生耦合电容形成于该第一电源电压的导线与该第一位线之间。
前述的静态随机存取存储器，定义升压比例为Cbv/(Cb+Cbv)，Cb代表该第一位线的寄生位线电容，Cbv代表该第一电源电压的导线与该第一位线之间的寄生耦合电容，其中该第一位线的电压，响应该第一电源电压从该第一期间至该特定期间的变化，而根据该寄生位线电容与该寄生耦合电容而降低。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种操作静态随机存取存储器的方法，包含：
使字线为有效；
经由位线对的第一位线，对位元节点对的其中一个位元节点进行放电；
产生第一电源电压，其在特定期间具低于正电源电压的降低位准；及
根据寄生耦合电容以在该第一位线感应产生负位线电压，其中该寄生耦合电容形成于该第一电源电压的导线与该第一位线之间。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的操作静态随机存取存储器的方法，其中所述的第一电源电压的该降低位准产生于该位元节点对的电压交叉后。
前述的操作静态随机存取存储器的方法，其中所述的降低位准高于保持电压，该保持电压是指保持该静态随机存取存储器的位元信息所需的电压。
前述的操作静态随机存取存储器的方法，更包含下列步骤：将该第一电源电压从该降低位准回复至该正电源电压。
前述的操作静态随机存取存储器的方法，其中所述的第一电源电压的回复是执行于该位元节点对的其中一个位元节点从负电压位准回至实质地位准之后。
前述的操作静态随机存取存储器的方法，其中所述的第一电源电压的回复是执行于该字线为无效之前。
前述的操作静态随机存取存储器的方法，其中所述的负位线电压是响应该第一电源电压的由该正电源电压改变至该降低位准，根据该第一位线的寄生位线电容与该寄生耦合电容而感应产生。
前述的操作静态随机存取存储器的方法，其中定义升压比例为Cbv/(Cb+Cbv)，Cb代表该第一位线的寄生位线电容，Cbv代表该第一电源电压的导线与该位线之间的寄生耦合电容，其中当该第一电源电压改变至该降低位准时，该负位线电压根据该升压比例而感应产生。
前述的操作静态随机存取存储器的方法，更包含下列步骤：调整该第一位线的宽度，以改变该负位线电压。
前述的操作静态随机存取存储器的方法，更包含下列步骤：调整该第一电源电压的该导线与该第一位线的间距，以改变该负位线电压。
本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明一种静态随机存取存储器，具有增强写入裕度或/且较低的最低电源电压Vmin，并提供负位线电压，以增强可写性，且提供电源电压降，有助于位元节点处的放电。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1A显示本发明实施例的静态随机存取存储器的电路图。
图1B显示图1A的静态随机存取存储器的详细电路图。
图2A显示操作图1A或图1B的静态随机存取存储器的流程图。
图2B显示图1A或图1B的相关信号的时序图。
图2C例示图1A或图1B的静态随机存取存储器的操作。
图3显示多个储存单元耦接于位线对之间。
图4显示图1A或图1B的静态随机存取存储器的简化布局。
主要符号说明
100：静态随机存取存储器10：电压产生器
11：第一反相器12：第二反相器
21：字线为有效22：位元节点放电
23：产生Vm24：感应负位线电压
25：回复至VccWL：字线
BL：位线BLB：反相位线
Q：输出节点QB：输出节点
Vcc：正电源电压Vm：第一电源电压
M1：下拉晶体管M2：上拉晶体管
M3：下拉晶体管M4：上拉晶体管
M5：第一存取晶体管M6：第二存取晶体管
Cb：寄生位线电容Cbv：寄生耦合电容
D：间距W：宽度
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例，对依据本发明提出的静态随机存取存储器其具体实施方式、结构、操作方法、步骤、特征及其功效，详细说明如后。
图1A显示本发明实施例的静态随机存取存储器100的电路图，且图1B显示图1A的静态随机存取存储器100的详细电路图。虽然图式仅显示静态随机存取存储器的一个储存单元，然而多个相同的储存单元可排列成列与行的数组形式，以形成静态随机存取存储器装置。虽然以下实施例以6-T静态随机存取存储器作为例示，然而本发明可应用于具有不同晶体管数目的静态随机存取存储器，或可实施于双埠(dual-port)或以上的静态随机存取存储器。
本实施例的静态随机存取存储器100包含电压产生器10，其接收正电源电压Vcc，可控地产生第一电源电压Vm，其在特定期间可具降低位准，且高于保持(retention)电压，亦即电压产生器10可在特定期间产生低于正电源电压Vcc但高于保持电压的第一电源电压。本实施例的正电源电压Vcc可低至最低电源电压Vmin，以节省功率消耗。在本说明书中，最低电源电压Vmin是指静态随机存取存储器100具高良率(yield)(例如良率大于90％)而能正常运作的最低电压。
静态随机存取存储器100还包含第一反相器11，其由下拉晶体管M1与上拉(pull-up)晶体管M2所组成。下拉晶体管M1(例如N型金属氧化物半导体晶体管或NMOS晶体管)与上拉晶体管M2(例如P型金属氧化物半导体晶体管或PMOS晶体管)串联于第二电源电压(例如地位准0)与第一电源电压Vm之间。详而言之，下拉晶体管M1与上拉晶体管M2的栅极连接作为第一反相器11的输入节点，且下拉晶体管M1与上拉晶体管M2的漏极连接作为第一反相器11的输出节点Q，其是作为静态随机存取存储器100的位元节点。上拉晶体管M2与下拉晶体管M1的源极分别连接至第一电源电压Vm与第二电源电压。
静态随机存取存储器100还包含第二反相器12，其由下拉晶体管M3(例如NMOS晶体管)与上拉晶体管M4(例如PMOS晶体管)所组成，其串联于第二电源电压与第一电源电压Vm之间，类似于第一反相器11的连接方式。详而言之，下拉晶体管M3与上拉晶体管M4的栅极连接作为第二反相器12的输入节点，且下拉晶体管M3与上拉晶体管M4的漏极连接作为第二反相器12的输出节点QB，其是作为静态随机存取存储器100的反相位元节点。上拉晶体管M4与下拉晶体管M3的源极分别连接至第一电源电压Vm与第二电源电压。在本实施例中，第二电源电压为地位准，但不限定于此。
第一反相器11与第二反相器12交叉耦接。亦即，第一反相器11的输入节点连接至第二反相器12的输出节点QB，且第二反相器12的输入节点连接至第一反相器11的输出节点Q。
静态随机存取存储器100更包含第一存取晶体管M5(例如NMOS晶体管)，连接于第一反相器11的输出节点Q与位线BL之间。详而言之，第一存取晶体管M5的漏极连接至第一反相器11的输出节点Q，第一存取晶体管M5的源极连接至位线BL，且第一存取晶体管M5的栅极连接至字线WL，并根据字线电压以控制第一存取晶体管M5的栅极。
静态随机存取存储器100更包含第二存取晶体管M6(例如NMOS晶体管)，连接于第二反相器12的输出节点QB与反相位线BLB之间。详而言之，第二存取晶体管M6的漏极连接至第二反相器12的输出节点QB，第二存取晶体管M6的源极连接至反相位线BLB，且第二存取晶体管M6的栅极连接至字线WL，并根据字线电压以控制第二存取晶体管M6的栅极。
当字线电压为有效(active)时，电压产生器10在第一期间产生实质同于正电源电压的第一电源电压，且在特定期间产生具降低位准的第一电源电压。
图2A显示操作图1A/图1B的静态随机存取存储器100的流程图，图2B显示图1A/图1B的相关信号的时序图，且图2C例示图1A/图1B的静态随机存取存储器100的操作。
假设位元节点对的其中之一(例如位元节点Q)在初始储存“1”(逻辑高位准)，当施以“0”给位线对的其中之一(例如位线BL)，可因而写入“0”至静态随机存取存储器100。在步骤21，使字线WL在时间t1为有效(逻辑高位准)。借此，位元节点Q经由位线BL进行放电(步骤22)。另一方面，反相位节点QB经由反相位线BLB进行充电。当位元节点Q与反相位元节点QB的电压位准在时间t2交叉后，电压产生器10在步骤23产生第一电源电压Vm。如图2B所示，第一电源电压Vm在时间t3(从正电源电压Vcc)降低至一个降低位准，其低于Vcc。其中，降低位准可低至保持电压，其是指当静态随机存取存储器100未被(字线WL)选到时，保持位元信息所需的最低电压。电压产生器10可使用传统电路设计技术来实施，其细节因此省略。在另一实施例中，电压产生器10可在位元节点Q的电压位准实质接近地位准(即0)时，产生具降低位准的第一电源电压。
根据本实施例的特征之一，如图2C所示，形成于第一电源电压Vm的导线与位线BL(或反相位线BLB)之间的寄生耦合电容Cbv被用来增进可写性。详而言之，当第一电源电压Vm在时间t3降低时，位线BL会感应产生负位线电压(步骤24)，其有助于位元节点Q经由位线BL的放电。在一些实施例中，当字线WL为有效后，反相位元节点QB并不会立即经由反相位线BLB进行充电，因而反相位元节点QB的电压位准维持接近地位准，直到电压产生器10产生第一电源电压Vm且感应负位线电压。换句话说，第一电源电压Vm的降低与负位线电压的感应产生有助于位元节点Q的电压位准的降低与反相位元节点QB的电压位准的上升，因而使得位元节点Q与反相位元节点QB的电压得以显著交叉。
如图2B所示，当第一电源电压Vm在时间t3降低时，位元节点Q也变为负压。当位元节点Q的电压位准在时间t4回复至地位准时，在字线WL为无效(de-asserted)(逻辑低位准)之前，电压产生器10在步骤25回复至正电源电压Vcc。上述的操作也可变化适用于反相位元节点QB初始储存“1”，当施以“1”给反相位线BLB，可因而写入“0”至静态随机存取存储器100的情形，不再赘述。
根据上述实施例，第一电源电压Vm的降低位准可弱化上拉晶体管M2，因而有助于位元节点Q的放电。此外，负位线电压有助于位元节点Q经由位线BL的放电。值得注意的是，本实施例不需如传统静态随机存取存储器额外耦接(MOS晶体管实施的)升压(boosting)电容至位线，因此，相较于传统静态随机存取存储器，本实施例可大量增进电路面积的使用效率。在本实施例中，升压比例(boostingratio)是定义为Cbv/(Cb+Cbv)。不管多少数目的储存单元耦接至位线对，升压比例可调适为定值，以提供增强的写入裕度，有助于高密度且高可靠度的静态随机存取存储器的设计与制造。上述Cb代表其中一根位线的寄生位线电容，且Cbv代表第一电源电压的导线与其中一根位线之间的寄生耦合电容。当第一电源电压从第一期间至特定期间的电压产生变化时，其中一根位元线的电压根据升压比例而下降；且当第一电源电压变为降低位准时，根据升压比例而感应产生负位线电压。图3显示多个储存单元100耦接于位线对(亦即，位线BL与反相位线BLB)之间。对于一个储存单元而言，单位寄生位线电容为Cb，而单位寄生耦合电容为Cbv。对于K个储存单元而言，总寄生位线电容为KCb，而总寄生耦合电容为KCbv，其中K为正整数。根据上述升压比例的定义，KCbv/(KCb+KCbv)＝Cbv/(Cb+Cbv)，因此，升压比例可实质维持定值，其不受同一位线对BL/BLB的储存单元的数目的影响，或者不受同一位线对BL/BLB的长度的影响。反观传统静态随机存取存储器所使用的升压电容则无法适用于以下的情况，例如不同的电源电压或者不同的位线长度，因此，传统静态随机存取存储器必须以最坏情况作为设计考虑。
图4显示静态随机存取存储器100的简化布局，其显示了三并排的金属线，分别为Vm、BL及BLB。借由调整金属线Vm与BL/BLB的间距d，可得到所需的寄生耦合电容Cbv。借由调整其中一根位线的宽度w，可得到特定的寄生位线电容。根据特定的寄生位线电容与寄生耦合电容，可得到特定的升压比例。根据特定的升压比例，当第一电源电压从第一期间至特定期间的电压产生变化时，可得到其中一根位线的特定压降(负位线电压)。亦即借由调整金属线Vm与BL/BLB的间距d或借由调整其中一根位线的宽度w可以改变升压比例以及负位线电压。在另一实施例中，可使用多金属层在BL/BLB或/且Vm，可得到所需的寄生耦合电容Cbv。
以上所述，仅是本发明的较佳实施例而已，并非对本发明做任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (15)

1.一种静态随机存取存储器，其特征在于包含：
电压产生器，接收正电源电压以可控产生第一电源电压，其中该第一电源电压在特定期间具高于保持电压的降低位准；
第一反相器，连接于该第一电源电压与第二电源电压之间；及
第二反相器，连接于该第一电源电压与该第二电源电压之间；
其中该第一反相器与该第二反相器交叉耦接，且该第一反相器与该第二反相器的输出节点作为位元节点对。
2.根据权利要求1所述的静态随机存取存储器，其特征在于其中所述的第一反相器与第二反相器各包含下拉晶体管与上拉晶体管，其串联于该第一电源电压与该第二电源电压之间。
3.根据权利要求1所述的静态随机存取存储器，其特征在于更包含：
第一存取晶体管，连接于该第一反相器的输出节点与位线对的第一位线之间，并受控于字线电压；及
第二存取晶体管，连接于该第二反相器的输出节点与该位线对的第二位线之间，并受控于该字线电压；
其中当该字线电压为有效时，该电压产生器在第一期间所产生的该第一电源电压实质同于该正电源电压，且该电压产生器在该定期间所产生的该第一电源电压具该降低位准。
4.根据权利要求3所述的静态随机存取存储器，其特征在于其中所述的第一位线的电压，响应该第一电源电压从该第一期间至该特定期间的变化，而根据寄生位线电容与寄生耦合电容而降低，其中该寄生位线电容相关于该第一位线，且该寄生耦合电容形成于该第一电源电压的导线与该第一位线之间。
5.根据权利要求3所述的静态随机存取存储器，其特征在于定义升压比例为Cbv/(Cb+Cbv)，Cb代表该第一位线的寄生位线电容，Cbv代表该第一电源电压的导线与该第一位线之间的寄生耦合电容，其中该第一位线的电压，响应该第一电源电压从该第一期间至该特定期间的变化，而根据该寄生位线电容与该寄生耦合电容而降低。
6.一种操作静态随机存取存储器的方法，其特征在于包含：
使字线为有效；
经由位线对的第一位线，对位元节点对的其中一个位元节点进行放电；
产生第一电源电压，其在特定期间具低于正电源电压的降低位准；及
根据寄生耦合电容以在该第一位线感应产生负位线电压，其中该寄生耦合电容形成于该第一电源电压的导线与该第一位线之间。
7.根据权利要求6所述的操作静态随机存取存储器的方法，其特征在于其中所述的第一电源电压的该降低位准产生于该位元节点对的电压交叉后。
8.根据权利要求6所述的操作静态随机存取存储器的方法，其特征在于其中所述的降低位准高于保持电压，该保持电压是指保持该静态随机存取存储器的位元信息所需的电压。
9.根据权利要求6所述的操作静态随机存取存储器的方法，其特征在于更包含下列步骤：
将该第一电源电压从该降低位准回复至该正电源电压。
10.根据权利要求9所述的操作静态随机存取存储器的方法，其特征在于其中所述的第一电源电压的回复是执行于该位元节点对的其中一个位元节点从负电压位准回至实质地位准之后。
11.根据权利要求9所述的操作静态随机存取存储器的方法，其特征在于其中所述的第一电源电压的回复是执行于该字线为无效之前。
12.根据权利要求6所述的操作静态随机存取存储器的方法，其特征在于其中所述的负位线电压是响应该第一电源电压的由该正电源电压改变至该降低位准，根据该第一位线的寄生位线电容与该寄生耦合电容而感应产生。
13.根据权利要求6所述的操作静态随机存取存储器的方法，其特征在于定义升压比例为Cbv/(Cb+Cbv)，Cb代表该第一位线的寄生位线电容，Cbv代表该第一电源电压的导线与该位线之间的寄生耦合电容，其中当该第一电源电压改变至该降低位准时，该负位线电压根据该升压比例而感应产生。
14.根据权利要求6所述的操作静态随机存取存储器的方法，其特征在于更包含下列步骤：
调整该第一位线的宽度，以改变该负位线电压。
15.根据权利要求13所述的操作静态随机存取存储器的方法，其特征在于更包含下列步骤：
调整该第一电源电压的该导线与该第一位线的间距，以改变该负位线电压。
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