CN110379448A - 具有高写裕度的9t tfet与mosfet器件混合型sram单元电路 - Google Patents

具有高写裕度的9t tfet与mosfet器件混合型sram单元电路 Download PDF

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Abstract

本发明公开了一种具有高写裕度的9T TFET与MOSFET器件混合型SRAM单元电路，单元的整体结构采用了读写分离的方式，单元电路的主体采用TFET器件，传输管部分采用了TFET器件与MOSFET器件组合方式，既克服了堆叠TFET传输能力弱的缺点，又避免了TFET器件作SRAM单元传输管时出现的P‑I‑N正偏电流问题。提高了单元的写能力，降低了单元的静态功耗。

Description

具有高写裕度的9T TFET与MOSFET器件混合型SRAM单元电路
技术领域
本发明涉及集成电路设计技术领域，尤其涉及一种具有高写裕度的9T TFET与MOSFET器件混合型SRAM单元电路。
背景技术
随着移动电子产品的发展，人们对集成电路低功耗的需求变得越来越迫切。近年来，MOSFET(金属-氧化物半导体场效应晶体)已成为数字集成电路和模拟集成电路的重要组成部分。然而，随着集成电路技术节点的发展，MOSFET尺寸逐渐减小，由于MOSFET的短沟道效应导致其在亚阈值电压下的关闭能力减弱，使得电路的静态漏电流和静态功耗增加。在微处理器中，静态随机存取存储器(SRAM)占用芯片面积的50％以上，并消耗了处理器的大部分静态功耗。通过降低微处理器的工作电压可以降低其静态功耗。但是，MOSFET在室温下的亚阈值摆幅理论上难以小于60mv/decade，导致基于MOSFET器件的电路很难适合在超低电压下工作。
虽然目前已经广泛提出了许多用于在亚阈值电压下降低SRAM的静态功耗的方法。然而，由于MOSFET的上述缺点，在亚阈值工作电压下进一步降低SRAM静态功耗仍然是十分有限的。相比于MOSFET，TFET(Tunneling Field-Effect Transistor，隧穿场效应晶体管)由于具有更低的亚阈值摆幅和更高的开关比使得TFET替代MOSFET具有广阔的前景。TFET由于其隧穿导电原理，使得其在低电压下拥有比MOSFET更小的截止电流，更大的开态电流。且其亚阈值摆幅可以做到小于MOSFET的亚阈值摆幅的极限极60mV/dec，最小可达10mV/dec甚至更低，从而在低电压下TFET的栅极对器件的控制能力更强，其开关频率特性也远高于MOSFET器件。综上，在低电压下TFET比MOSFET在工作速度，静态功耗等方面更具有优势。但是TFET的单向导电性特性限制了TFET在SRAM中的应用，尤其是其作为SRAM的传输管时，因为传统SRAM要求传输管双向导通。单向导电性即给TFET施加反偏和正偏电压时，电流传输特性不一样。当给TFET施加正偏电压时，其总会出现不受栅压控制的P-I-N正偏电流，这使得TFET做SRAM传输管时，在保持状态下传输管可能总会出现正偏漏电流，从而增大电路的静态功耗，也影响到SRAM保持状态下的稳定性。
为了克服TFET器件作SRAM传输管时出现的P-I-N正偏电流，学术界提出了堆叠TFET传输管的结构方式，如图1所示。这种结构虽然完美的解决了TFET的P-I-N正偏电流问题，但是堆叠TFET导致单元的写能力非常弱，在最小尺寸下，单元甚至无法写成功。为了能实现写功能，传输管的尺寸必须加大，从而造成了单元面积的增加，芯片成本的增加。
发明内容
本发明的目的是提供一种具有高写裕度的9T TFET与MOSFET器件混合型SRAM单元电路，其避免了TFET作SRAM传输管时出现的P-I-N正偏电流问题，从而增加了单元的保持稳定性，降低了单元的功耗；同时单元采用读写分离的方式，提高了单元的读速度；单元的传输管采用TFET与MOSFET器件组合的方式，避免了TFET堆叠时导通能力差的问题，从而提高了单元的写能力。使得单元在最小尺寸下也能顺利的完成写操作功能。
本发明的目的是通过以下技术方案实现的：
一种具有高写裕度的9T TFET与MOSFET器件混合型SRAM单元电路，包括：五个NTFET晶体管、两个PTFET晶体管以及两个NMOSFET晶体管；
五个NTFET晶体管依次记为N1～N5；两个PTFET晶体管分别记为P1与P2；两个NMOSFET晶体管分别记为N6与N7；其中：
VDD与PTFET晶体管P1的源极以及PTFET晶体管P2的源极电连接；
PTFET晶体管P1的漏极，与NMOSFET晶体管N6的漏极、PTFET晶体管P2的栅极、NTFET晶体管N2的栅极、以及NTFET晶体管N1的漏极电连接；
PTFET晶体管P2的漏极，与PTFET晶体管P1的栅极、NTFET晶体管N1的栅极、NTFET晶体管N2的漏极、NMOSFET晶体管N7的漏极、以及NTFET晶体管N5的栅极电连接；
NTFET晶体管N3的漏极与NMOSFET晶体管N6的源极以及NMOSFET晶体管N7的源极电连接；
NTFET晶体管N4的源极与NTFET晶体管N5的漏极电连接；
NTFET晶体管N1的源极、NTFET晶体管N2的源极、NTFET晶体管N3的源极以及NTFET晶体管N5的源极均与GND电连接；
字线WL与NTFET晶体管N3的栅极电连接，位线BL与NMOSFET晶体管N6的栅极电连接，位线BLB与NMOSFET晶体管N7的栅极电连接，读字线RWL与NTFET晶体管N4的栅极电连接，读位线RBL与NTFET晶体管N4的漏极电连接。
由上述本发明提供的技术方案可以看出，本发明提出的9T TFET与MOSFET器件混合型SRAM单元电路的传输管利用TFET与MOSFET器件组合的方式，比SRAM的传输管采用纯TFET堆叠的方式单元的写性能更好，在相同的工作电压和最小尺寸下，本发明实施例所提出的9T TFET与MOSFET器件混合型SRAM单元电路的写裕度增加较多，而背景技术中所提到的传输管采用纯TFET堆叠方式的SRAM单元在最小尺寸下，是无法完成写操作的。同时本发明提出的单元与背景技术中所提到的传输管采用纯TFET堆叠方式的SRAM单元的保持噪声容限和读噪声容限相同，但是本发明提供的单元只有9个TFET晶体管，比背景技术所提出的10T单元少了一个晶体管，从而在面积上本发明提出的单元更具有优势。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明背景技术提供的10T堆叠TFET SRAM单元电路的结构示意图；
图2为本发明实施例所提供的一种具有高写裕度的9T TFET与MOSFET器件混合型SRAM单元电路的原理图；
图3为本发明实施例所提供的一种具有高写裕度的9T TFET与MOSFET器件混合型SRAM单元电路的读、写、保持功能仿真波形图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
传统的SRAM存储器单元电路所用的基本器件为MOSFET，本发明提出的9T TFET与MOSFET器件混合型SRAM单元电路所用的基本器件为隧穿场效应晶体管(TFET)，同时为了消除TFET作SRAM传输管时出现的P-I-N正偏电流以及堆叠TFET导通能力弱的缺点，提出了本发明实施例中SRAM单元传输管用TFET与MOSFET器件结合的方式。
如图2所示，为本发明实施例提供的具有高写裕度的9T TFET与MOSFET器件混合型SRAM单元电路(以下简称SRAM单元电路)示意图；其主要包括：五个NTFET晶体管、两个PTFET晶体管以及两个NMOSFET晶体管；五个NTFET晶体管依次记为N1～N5；两个PTFET晶体管分别记为P1与P2；两个NMOSFET晶体管分别记为N6与N7；具体结构如下：
VDD与PTFET晶体管P1的源极以及PTFET晶体管P2的源极电连接；
PTFET晶体管P1的漏极，与NMOSFET晶体管N6的漏极、PTFET晶体管P2的栅极、NTFET晶体管N2的栅极、以及NTFET晶体管N1的漏极电连接；
PTFET晶体管P2的漏极，与PTFET晶体管P1的栅极、NTFET晶体管N1的栅极、NTFET晶体管N2的漏极、NMOSFET晶体管N7的漏极、以及NTFET晶体管N5的栅极电连接；
NTFET晶体管N3的漏极与NMOSFET晶体管N6的源极以及NMOSFET晶体管N7的源极电连接；
NTFET晶体管N4的源极与NTFET晶体管N5的漏极电连接；
NTFET晶体管N1的源极、NTFET晶体管N2的源极、NTFET晶体管N3的源极以及NTFET晶体管N5的源极均与GND电连接；
字线WL与NTFET晶体管N3的栅极电连接，位线BL与NMOSFET晶体管N6的栅极电连接，位线BLB与NMOSFET晶体管N7的栅极电连接，读字线RWL与NTFET晶体管N4的栅极电连接，读位线RBL与NTFET晶体管N4的漏极电连接。
上述SRAM单元电路的器件中，PTFET晶体管P1与NTFET晶体管N1、PTFET晶体管P2与NTFET晶体管N2构成了两个反相器，这两个反相器构成了SRAM单元电路的锁存部分；NTFET晶体管N4与N5构成读写分离用作读操作部分的电路；采用这种结构能够提高SRAM单元的读能力和速度。锁存部分与读操作部分的电路均为TFET器件。SRAM单元电路的传输管部分采用了NMOSFET与TFET器件组合的方式，即NTFET晶体管N1与NMOSFET晶体管N5、N6构成SRAM单元电路的传输管部分，以此来克服TFET做SRAM传输管时出现的P-I-N正偏电流问题(因为SRAM单元电路的存储点的电压不会小于“0”电平)，和堆叠TFET传输管SRAM写裕度低等问题；同时这种传输管配置方式增强了传输管的导通能力，且TFET晶体管N3管利用TFET的截止电流更小的优势，可以在单元处于保持状态时，降低了单元的泄漏电流和静态功耗。
SRAM单元电路采用了读写分离的方式，以提高了单元的读能力；写操作时，NMOSFET的栅压控制端采用升压的方式，即当位线BL与位线BLB使能时，其电压为N伏，所述N为设定值(例如，这里为1.2伏)。
结合图3所示的仿真波形图，来介绍上述SRAM单元电路的原理：
在保持状态下，字线WL、位线BL与位线BLB、以及读字线RWL为低电平，NMOSFET晶体管N6与N7、以及NTFET晶体管N3与N4处于关闭状态；虽然NMOSFET晶体管的泄漏电流在关闭状态下要大于NTFET，但是由于NTFET晶体管N3与N4处于关闭状态，因而不论是在传输管部分还是用于读功能部分的电路都能够在保持状态下极大的降低单元的静态漏电流，从而降低单元的功耗。同时本结构所用的传输管结构能够避免TFET传输管出现当Vds<0时出现的P-I-N正偏电流问题，降低了单元的静态功耗也提高了单元的保持能力。
如之前所述传输管部分采用NMOSFET与TFET器件组合的方式，避免了TFET堆叠时导通能力弱的缺点，从而能够提高单元的写能力。当SRAM单元电路进行写0操作时，字线WL置为高电平，位线BL置为N伏，位线BLB与读字线RWL保持原状态0不变，即可完成写0操作；当SRAM单元电路进行写1操作时，字线WL置为高电平，位线BLB置为N伏，位线BL与读字线RWL保持原状态0不变，即可完成写1操作。
当SRAM单元电路读操作时，字线WL、位线BL与位线BLB为低电平0，读字线RWL置为高电平，若SRAM单元电路存储为0，则读位线RBL通过NTFET晶体管N4与N5放电，否则RBL仍为高电平，SRAM阵列中的灵敏放大器通过检测读位线RBL电平变化实现对SRAM单元电路存储数据的读取，完成读操作。
为了更加清晰地展现出本发明所提供的技术方案及所产生的技术效果，下面将本发明实施例所提供的9T TFET与MOSFET器件混合型SRAM单元电路的性能，与其他TFET SRAM单元进行对比。
表1为本发明提供的SRAM单元电路和背景技术提供的10T堆叠TFET SRAM单元电路均在最小尺寸和0.4伏工作电压条件下，通过字线扫描法测试其写裕度(记为WSNM)和通过蝴蝶曲线(VTC)方法测试其读噪声容限(记为RSNM)、保持噪声容限(记为HSNM)后所得到的数据。
表1
(1)如表1所示，展示了本发明实施例所提出的9T TFET与MOSFET器件混合型SRAM单元电路与背景技术中10T堆叠TFET SRAM单元的写裕度(记为WSNM)的比较。写裕度以字线扫描的方法获得。根据实验仿真结果，从表中可以看出，在0.4伏工作电压和两种单元都是最小尺寸的情况下，本发明提供的9T TFET与MOSFET器件混合型SRAM单元电路具有比背景技术中10T堆叠TFET SRAM单元更大的写裕度。而背景技术中10T堆叠TFET SRAM单元在最小尺寸下是无法完成写操作的。这是因为本发明所提出的结构在进行写操作时，传输管结构采用了TFET器件与MOSFET器件组合的方式，提高了写能力，且利用了TFET的截止电流更小的优势，并克服了其P-I-N正偏电流。
(2)如表1所示，展示了本发明实施例所提出的9T TFET与MOSFET器件混合型SRAM单元电路与背景技术中10T堆叠TFET SRAM单元的读噪声容限和保持噪声容限(分别记为RSNM、HSNM)的比较。因为本发明实施例所提出的9T TFET与MOSFET器件混合型SRAM单元电路与背景技术中10T堆叠TFET SRAM单元的结构均采用了读写分离的方式，而采用读写分离结构的单元其读噪声容限与保持噪声容限通过蝴蝶曲线法(VTC)测量结果一样，故本发明实施例提出的9T TFET与MOSFET器件混合型SRAM单元的读噪声容限和保持噪声容限的测量结果一样，背景技术中的10T堆叠TFET SRAM单元亦是如此。根据实验仿真结果，从图中可以看出，在0.4伏工作电压和两种单元都是最小尺寸的情况下，本发明提供的9T TFET与MOSFET器件混合型SRAM单元电路与背景技术中10T堆叠TFET SRAM单元读噪声容限和保持噪声容限一样。但是背景技术中的10T堆叠TFET SRAM单元在最小尺寸下是无法完成写操作的，故本发明提出的单元具有很大的优势。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (3)

1.一种具有高写裕度的9T TFET与MOSFET器件混合型SRAM单元电路，其特征在于，包括：五个NTFET晶体管、两个PTFET晶体管以及两个NMOSFET晶体管；
五个NTFET晶体管依次记为N1～N5；两个PTFET晶体管分别记为P1与P2；两个NMOSFET晶体管分别记为N6与N7；其中：
VDD与PTFET晶体管P1的源极以及PTFET晶体管P2的源极电连接；
PTFET晶体管P1的漏极，与NMOSFET晶体管N6的漏极、PTFET晶体管P2的栅极、NTFET晶体管N2的栅极、以及NTFET晶体管N1的漏极电连接；
PTFET晶体管P2的漏极，与PTFET晶体管P1的栅极、NTFET晶体管N1的栅极、NTFET晶体管N2的漏极、NMOSFET晶体管N7的漏极、以及NTFET晶体管N5的栅极电连接；
NTFET晶体管N3的漏极与NMOSFET晶体管N6的源极以及NMOSFET晶体管N7的源极电连接；
NTFET晶体管N4的源极与NTFET晶体管N5的漏极电连接；
NTFET晶体管N1的源极、NTFET晶体管N2的源极、NTFET晶体管N3的源极以及NTFET晶体管N5的源极均与GND电连接；
字线WL与NTFET晶体管N3的栅极电连接，位线BL与NMOSFET晶体管N6的栅极电连接，位线BLB与NMOSFET晶体管N7的栅极电连接，读字线RWL与NTFET晶体管N4的栅极电连接，读位线RBL与NTFET晶体管N4的漏极电连接。
2.根据权利要求1所述的一种具有高写裕度的9T TFET与MOSFET器件混合型SRAM单元电路，其特征在于，包括：
PTFET晶体管P1与NTFET晶体管N1、PTFET晶体管P2与NTFET晶体管N2构成了两个反相器，这两个反相器构成了SRAM单元电路的锁存部分；NTFET晶体管N4与N5构成读写分离用作读操作部分的电路；SRAM单元电路的传输管部分采用了NMOSFET与TFET器件组合的方式，即NTFET晶体管N1与NMOSFET晶体管N5、N6构成SRAM单元电路的传输管部分；
SRAM单元电路采用了读写分离的方式，写操作时，NMOSFET的栅压控制端采用升压的方式，即当位线BL与BLB使能时，其电压为N伏，所述N为设定值。
3.根据权利要求1或2所述的一种具有高写裕度的9T TFET与MOSFET器件混合型SRAM单元电路，其特征在于，包括：
在保持状态下，字线WL、位线BL与位线BLB、以及读字线RWL为低电平，NMOSFET晶体管N6与N7、以及NTFET晶体管N3与N4处于关闭状态；
当SRAM单元电路进行写0操作时，字线WL置为高电平，位线BL置为N伏，位线BLB与读字线RWL保持原状态0不变，即可完成写0操作；当SRAM单元电路进行写1操作时，字线WL置为高电平，位线BLB置为N伏，位线BL与读字线RWL保持原状态0不变，即可完成写1操作；
当SRAM单元电路读操作时，字线WL、位线BL与位线BLB为低电平0，读字线RWL置为高电平，若SRAM单元电路存储为0，则读位线RBL通过NTFET晶体管N4与N5放电，否则RBL仍为高电平，SRAM阵列中的灵敏放大器通过检测读位线RBL电平变化实现对SRAM单元电路存储数据的读取，完成读操作。
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