CN112309459B - 一种mosfet-tfet混合型的8t sram单元电路 - Google Patents

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Abstract

本发明公开了一种MOSFET‑TFET混合型的8T SRAM单元电路，电源VDD和PTFET晶体管P1的源极连接，电源VDD也与PTFET晶体管P2的源极连接；PTFET晶体管P1的漏极与NMOSFET晶体管N5的漏极、PTFET晶体管P2的栅极、NTFET晶体管N2的栅极、NTFET晶体管N1的漏极连接；PTFET晶体管P2的漏极与PTFET晶体管P1的栅极、NTFET晶体管N1的栅极、NTFET晶体管N2的漏极、NMOSFET晶体管N6的源极、NTFET晶体管N4的源极连接。该电路采用TFET器件与MOSFET器件混合的方式，消除了TFET作为SRAM传输管出现的正偏P‑I‑N电流。

Description

一种MOSFET-TFET混合型的8T SRAM单元电路
技术领域
本发明涉及集成电路设计技术领域，尤其涉及一种MOSFET-TFET混合型的8T SRAM单元电路。
背景技术
随着集成电路产业的不断发展，芯片集成度的不断提高，传统MOSFET(金属-氧化物半导体场效应晶体管)的功耗问题变得更加突出，降低功耗的直接办法是降低电路的电源电压，但是在纳米级平台上开发集成电路，降低MOSFET的电源电压面临着巨大的挑战。受玻尔兹曼分布限制的亚阈值摆幅(Subthreshold Swing,SS)严重影响了器件的开关速率，随着电源电压的降低，MOSFET的泄漏电流呈指数增长，导致静态功耗呈指数增长，因此基于MOSFET器件的电路很难在超低电压下工作。
降低电路中的电源电压一直是集成电路产业中的研究热点，传统的MOSFET技术在超低功耗的应用中几乎已经达到了物理极限，室温下的亚阈值摆幅理论值不会低于60mv/dec。相对于MOSFET，目前最具有发展前景的低功耗器件是基于带带隧穿(Band-to-BandTunneling)机制的隧穿场效应晶体管TFET(Tunnel Field-Effect Transistor)，TFET的亚阈值摆幅可以突破60mv/dec的限制，能够在较低的电压下工作获得更大的电流开关比，因此可以大幅度地降低静态功耗。然而由于TFET的结构特性，在使用TFET的电路设计中仍然存在一些挑战，TFET具有单向导电性，它将MOS管的P区和N区进行不同的掺杂，由于源极和漏极掺杂的不对称性，TFET存在不受栅极控制的正偏P-I-N电流，增大了电路的静态功耗，也影响了保持状态下存储节点的稳定性，而现有技术中并没有相应的解决方案。
发明内容
本发明的目的是提供一种MOSFET-TFET混合型的8T SRAM单元电路，该电路采用TFET器件与MOSFET器件混合的方式，不仅消除了TFET作为SRAM传输管出现的正偏P-I-N电流，而且避免了堆叠TFET传输能力弱的问题，降低了单元的静态功耗，提高了单元的写裕度。
本发明的目的是通过以下技术方案实现的：
一种MOSFET-TFET混合型的8T SRAM单元电路，所述电路包括四个NTFET晶体管，依次记为N1～N4；两个PTFET晶体管，依次记为P1、P2；两个NMOSFET晶体管，依次记为N5、N6，其中：
电源VDD和PTFET晶体管P1的源极电连接，同时电源VDD也与PTFET晶体管P2的源极电连接；
PTFET晶体管P1的漏极与NMOSFET晶体管N5的漏极、PTFET晶体管P2的栅极、NTFET晶体管N2的栅极、NTFET晶体管N1的漏极电连接；
PTFET晶体管P2的漏极与PTFET晶体管P1的栅极、NTFET晶体管N1的栅极、NTFET晶体管N2的漏极、NMOSFET晶体管N6的源极、NTFET晶体管N4的源极电连接；
NTFET晶体管N3的漏极与NMOSFET晶体管N5的源极、NMOSFET晶体管N6的漏极电连接；
NTFET晶体管N1的源极、NTFET晶体管N2的源极、NTFET晶体管N3的源极与GND电连接；
位线WL与NTFET晶体管N3的栅极电连接；字线BL与NMOSFET晶体管N5的栅极电连接；字线BLB与NMOSFET晶体管N6的栅极电连接；读字线RWL与NTFET晶体管N4的栅极电连接；读位线RBL与NTFET晶体管N4的漏极电连接；
基于上述电路结构，所述电路的读操作部分仅由NTFET晶体管N4构成；
PTFET晶体管P1与NTFET晶体管N1、PTFET晶体管P2与NTFET晶体管N2构成两个反相器，这两个反相器又构成了SRAM单元中的锁存电路；
NTFET晶体管N3与NMOSFET晶体管N5、N6构成SRAM传输管部分。
由上述本发明提供的技术方案可以看出，上述电路采用TFET器件与MOSFET器件混合的方式，不仅消除了TFET作为SRAM传输管出现的正偏P-I-N电流，而且避免了堆叠TFET传输能力弱的问题，降低了单元的静态功耗，提高了单元的写裕度。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明实施例提供的MOSFET-TFET混合型的8T SRAM单元电路的结构示意图；
图2为本发明实施例提供的MOSFET-TFET混合型的8T SRAM单元电路的读、写、保持状态时的仿真波形图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
传统的静态随机存取存储器(Static Random-Access Memory，SRAM)单元电路所用的基本器件为MOSFET，本实施例提出的MOSFET-TFET混合型8T SRAM单元电路所用的基本器件为隧穿场效应晶体管(TFET)和金属氧化物半导体场效应晶体管(MOSFET)，避免了堆叠TFET导通能力差的问题。下面将结合附图对本发明实施例作进一步地详细描述，如图1所示为本发明实施例提供的MOSFET-TFET混合型的8T SRAM单元电路的结构示意图，所述电路包括四个NTFET晶体管，依次记为N1～N4；两个PTFET晶体管，依次记为P1、P2；两个NMOSFET晶体管，依次记为N5、N6，其中：
电源VDD和PTFET晶体管P1的源极(记为S)电连接，同时电源VDD也与PTFET晶体管P2的源极电连接；
PTFET晶体管P1的漏极(记为D)与NMOSFET晶体管N5的漏极、PTFET晶体管P2的栅极(记为G)、NTFET晶体管N2的栅极、NTFET晶体管N1的漏极电连接；
PTFET晶体管P2的漏极与PTFET晶体管P1的栅极、NTFET晶体管N1的栅极、NTFET晶体管N2的漏极、NMOSFET晶体管N6的源极、NTFET晶体管N4的源极电连接；
NTFET晶体管N3的漏极与NMOSFET晶体管N5的源极、NMOSFET晶体管N6的漏极电连接；
NTFET晶体管N1的源极、NTFET晶体管N2的源极、NTFET晶体管N3的源极与GND电连接；
位线WL与NTFET晶体管N3的栅极电连接；字线BL与NMOSFET晶体管N5的栅极电连接；字线BLB与NMOSFET晶体管N6的栅极电连接；读字线RWL与NTFET晶体管N4的栅极电连接；读位线RBL与NTFET晶体管N4的漏极电连接；
基于上述电路结构，所述电路的读操作部分仅由NTFET晶体管N4构成；不仅减小了SRAM单元电路的面积，而且采用这种读写分离的方式提高了SRAM单元的读能力和速度；
PTFET晶体管P1与NTFET晶体管N1、PTFET晶体管P2与NTFET晶体管N2构成两个反相器，这两个反相器又构成了SRAM单元中的锁存电路；
NTFET晶体管N3与NMOSFET晶体管N5、N6构成SRAM传输管部分；不仅解决了堆叠TFET管写裕度低的问题，而且消除了TFET作为SRAM传输管时出现的正偏P-I-N电流问题；
此外，传输晶体管N3、N4利用TFET管具有更小的截止电流的优势，降低了SRAM单元在保持状态下的泄漏电流和静态功耗。
如图2所示为本发明实施例提供的MOSFET-TFET混合型的8T SRAM单元电路的读、写、保持状态时的仿真波形图，参考图2：
基于所述电路结构，在保持状态下，位线WL、字线BL、字线BLB及读字线RWL为低电平，NMOSFET晶体管N5、N6及NTFET晶体管N3、N4处于关闭状态，从而使锁存电路处于锁存状态，保证了单元在保持状态下的稳定性；此外，读位线RBL被预充为高电平，NTFET晶体管N4的漏极电压始终不低于源极电压，有效避免了TFET管出现的不受栅极控制的正偏P-I-N电流。
基于所述电路结构，在读操作阶段，位线WL、字线BL、字线BLB为低电平，读字线RWL置为高电平，读位线RBL被预充为高电平；
若存储节点Q的电压为“1”，QB的电压为“0”，则读位线RBL通过NTFET晶体管N4放电，完成读“1”操作；若存储节点Q的电压为“0”，QB的电压为“1”，则读位线RBL始终保持高电平，完成读“0”操作；SRAM阵列中的灵敏放大器通过检测读位线RBL电平的变化实现对SRAM单元存储数据的读取，完成读操作。
基于所述电路结构，在写操作阶段，读字线RWL置为低电平，读位线RBL被预充为高电平，位线WL为高电平；当字线BL置为1.2V，字线BLB置为0V时，SRAM单元完成写“0”操作；当字线BL置为0V，字线BLB置为1.2V时，SRAM单元完成写“1”操作；
上述SRAM单元结构的传输管采用NMOSFET与TFET器件组合的方式，避免了TFET堆叠时导通能力弱的缺点，从提高了单元的写能力。
另外，所述电路在写操作时，MOSFET晶体管的栅压采用单独供电方式，即开启状态时栅压电压为1.2V。
为了更加清晰地展现出本发明所提供的技术方案及所产生的技术效果，下面结合表1，将本发明实施例所提供的SRAM单元电路的性能与其它TFET SRAM单元进行对比，其具体内容如下：
表1为本发明提供的SRAM单元电路以及背景技术提供的传统7T和堆叠10T TFETSRAM单元电路在0.6V工作电压下所测得的静态功耗数据，通过字线扫描法所测得写裕度(记为WSNM)数据，通过蝴蝶曲线法(记为VTC)所测得的保持噪声容限(记为HSNM)、读噪声容限(记为RSNM)数据。
表1
Figure BDA0002789210900000051
如表1所示，展示了本发明实施例所提出的MOSFET-TFET混合型8T SRAM单元电路与背景技术中的传统7T TFET SRAM单元的静态功耗的比较。根据实验仿真结果可以看出，在0.6V的工作电压下，与背景技术中的传统7T TFET SRAM单元相比，本发明提出的MOSFET-TFET混合型8T SRAM单元电路的静态功耗降低了4个数量级，这是由于本发明使用了具有双向导通特性的NMOSFET作为访问管，解决了在保持状态下传统7T TFET SRAM单元使用单向导通TFET管作为访问晶体管存在的正偏P-I-N电流问题。
如表1所示，展示了本发明实施例所提出的MOSFET-TFET混合型8T SRAM单元电路与背景技术中的堆叠10T TFET SRAM单元的保持噪声容限(HSNM)、读噪声容限(RSNM)、写裕度(WSNM)数据的比较。由于使用读写分离结构的单元其保持噪声容限和读噪声容限通过蝴蝶曲线法(VTC)测量的结果相同，所以本发明实施例所提出的MOSFET-TFET混合型8T SRAM单元电路具有相同的保持噪声容限和读噪声容限，背景技术中的堆叠10T TFET SRAM单元电路结构也是如此。本发明电路结构比背景技术中的堆叠10T TFET SRAM单元具有更大的写裕度，背景技术中的堆叠10T TFET SRAM单元在0.6V的工作电压下无法完成写操作，这是由于本发明采用了TFET与MOSFET器件组合的方式，消除了正偏P-I-N电流，提高了单元的写能力。
值得注意的是，本发明实施例中未作详细描述的内容属于本领域专业技术人员公知的现有技术。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (5)

1.一种MOSFET-TFET混合型的8T SRAM单元电路，其特征在于，所述电路包括四个NTFET晶体管，依次记为N1～N4；两个PTFET晶体管，依次记为P1、P2；两个NMOSFET晶体管，依次记为N5、N6，其中：
电源VDD和PTFET晶体管P1的源极电连接，同时电源VDD也与PTFET晶体管P2的源极电连接；
PTFET晶体管P1的漏极与NMOSFET晶体管N5的漏极、PTFET晶体管P2的栅极、NTFET晶体管N2的栅极、NTFET晶体管N1的漏极电连接；
PTFET晶体管P2的漏极与PTFET晶体管P1的栅极、NTFET晶体管N1的栅极、NTFET晶体管N2的漏极、NMOSFET晶体管N6的源极、NTFET晶体管N4的源极电连接；
NTFET晶体管N3的漏极与NMOSFET晶体管N5的源极、NMOSFET晶体管N6的漏极电连接；
NTFET晶体管N1的源极、NTFET晶体管N2的源极、NTFET晶体管N3的源极与GND电连接；
位线WL与NTFET晶体管N3的栅极电连接；字线BL与NMOSFET晶体管N5的栅极电连接；字线BLB与NMOSFET晶体管N6的栅极电连接；读字线RWL与NTFET晶体管N4的栅极电连接；读位线RBL与NTFET晶体管N4的漏极电连接；
基于上述电路结构，所述电路的读操作部分仅由NTFET晶体管N4构成；
PTFET晶体管P1与NTFET晶体管N1、PTFET晶体管P2与NTFET晶体管N2构成两个反相器，这两个反相器又构成了SRAM单元中的锁存电路；
NTFET晶体管N3与NMOSFET晶体管N5、N6构成SRAM传输管部分。
2.根据权利要求1所述MOSFET-TFET混合型的8T SRAM单元电路，其特征在于，基于所述电路结构，在保持状态下，位线WL、字线BL、字线BLB及读字线RWL为低电平，NMOSFET晶体管N5、N6及NTFET晶体管N3、N4处于关闭状态，从而使锁存电路处于锁存状态，保证了单元在保持状态下的稳定性；
且读位线RBL被预充为高电平，NTFET晶体管N4的漏极电压始终不低于源极电压，避免了TFET管出现的不受栅极控制的正偏P-I-N电流。
3.根据权利要求1所述MOSFET-TFET混合型的8T SRAM单元电路，其特征在于，基于所述电路结构，在读操作阶段，位线WL、字线BL、字线BLB为低电平，读字线RWL置为高电平，读位线RBL被预充为高电平；
若存储节点Q的电压为“1”，QB的电压为“0”，则读位线RBL通过NTFET晶体管N4放电，完成读“1”操作；
若存储节点Q的电压为“0”，QB的电压为“1”，则读位线RBL始终保持高电平，完成读“0”操作；
SRAM阵列中的灵敏放大器通过检测读位线RBL电平的变化实现对SRAM单元存储数据的读取，完成读操作。
4.根据权利要求1所述MOSFET-TFET混合型的8T SRAM单元电路，其特征在于，基于所述电路结构，在写操作阶段，读字线RWL置为低电平，读位线RBL被预充为高电平，位线WL为高电平；
当字线BL置为1.2V，字线BLB置为0V时，SRAM单元完成写“0”操作；
当字线BL置为0V，字线BLB置为1.2V时，SRAM单元完成写“1”操作。
5.根据权利要求1所述MOSFET-TFET混合型的8T SRAM单元电路，其特征在于，所述电路在写操作时，MOSFET晶体管的栅压采用单独供电方式，即开启状态时栅压电压为1.2V。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101635169A (zh) * 2008-07-23 2010-01-27 台湾积体电路制造股份有限公司 具有改进的读/写稳定性的静态随机存取存储器
US7920409B1 (en) * 2007-06-05 2011-04-05 Arizona Board Of Regents For And On Behalf Of Arizona State University SRAM cell with intrinsically high stability and low leakage
CN103077741A (zh) * 2012-12-31 2013-05-01 东南大学 一种低电压工作的sram的存储单元电路
CN109658960A (zh) * 2018-12-10 2019-04-19 安徽大学 一种具有超低功耗和高写裕度的12t tfet sram单元电路
CN110379448A (zh) * 2019-07-04 2019-10-25 安徽大学 具有高写裕度的9t tfet与mosfet器件混合型sram单元电路
CN110767251A (zh) * 2019-10-16 2020-02-07 安徽大学 一种低功耗和高写裕度的11t tfet sram单元电路结构

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8462540B2 (en) * 2011-10-28 2013-06-11 National Tsing Hua University Static random access memory cell
WO2013147742A1 (en) * 2012-03-26 2013-10-03 Intel Corporation Methods and systems to selectively boost an operating voltage of, and controls to an 8t bit-cell array and/or other logic blocks
US9412439B1 (en) * 2015-01-16 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid TFET-MOSFET circuit design

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7920409B1 (en) * 2007-06-05 2011-04-05 Arizona Board Of Regents For And On Behalf Of Arizona State University SRAM cell with intrinsically high stability and low leakage
CN101635169A (zh) * 2008-07-23 2010-01-27 台湾积体电路制造股份有限公司 具有改进的读/写稳定性的静态随机存取存储器
CN103077741A (zh) * 2012-12-31 2013-05-01 东南大学 一种低电压工作的sram的存储单元电路
CN109658960A (zh) * 2018-12-10 2019-04-19 安徽大学 一种具有超低功耗和高写裕度的12t tfet sram单元电路
CN110379448A (zh) * 2019-07-04 2019-10-25 安徽大学 具有高写裕度的9t tfet与mosfet器件混合型sram单元电路
CN110767251A (zh) * 2019-10-16 2020-02-07 安徽大学 一种低功耗和高写裕度的11t tfet sram单元电路结构

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
A 40 nm 512 kb Cross-Point 8 T Pipeline SRAM With Binary Word-Line Boosting Control, Ripple Bit-Line and Adaptive Data-Aware Write-Assist;Nan-Chun Lien;《IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS—I: REGULAR PAPERS》;20141212;全文 *
Evaluation of Stability, Performance of Ultra-Low Voltage MOSFET, TFET, and Mixed TFET-MOSFET SRAM Cell With Write-Assist Circuits;Yin-Nien Chen;《IEEE JOURNAL ON EMERGING AND SELECTED TOPICS IN CIRCUITS AND SYSTEMS》;20141215;全文 *

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