CN112509622A - 一种具有低功耗和高写裕度的10t tfet sram单元电路 - Google Patents

一种具有低功耗和高写裕度的10t tfet sram单元电路 Download PDF

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Abstract

本发明公开了一种具有低功耗和高写裕度的10T TFET SRAM单元电路，电源VDD和PTFET晶体管P1的源极电连接；PTFET晶体管P1的漏极与PTFET晶体管P3的漏极、NTFET晶体管N3的漏极、PTFET晶体管P2的栅极、NTFET晶体管N2的栅极电连接；PTFET晶体管P2的漏极与PTFET晶体管P4的漏极、NTFET晶体管N4的漏极、PTFET晶体管P1的栅极、NTFET晶体管N1的栅极电连接。上述电路基于TFET器件利用读写分离结构，不仅提高了SRAM单元的写噪声容限，而且消除了TFET作为SRAM传输管出现的正向P‑I‑N电流，降低了单元的静态功耗。

Description

一种具有低功耗和高写裕度的10T TFET SRAM单元电路
技术领域
本发明涉及集成电路设计技术领域，尤其涉及一种具有低功耗和高写裕度的10TTFET SRAM单元电路。
背景技术
随着集成电路产业的不断发展，芯片集成度的不断提高，传统的金属-氧化物半导体场效应晶体管(MOSFET)的功耗问题变得更加突出，降低功耗的直接办法是降低电路的电源电压，但是在纳米级平台上开发集成电路，降低MOSFET的电源电压面临着巨大的挑战。受玻尔兹曼分布限制的亚阈值摆幅(Subthreshold Swing,SS)严重影响了器件的开关速率，随着电源电压的降低，MOSFET的泄漏电流呈指数增长，从而导致其静态功耗也呈指数增长，因此基于MOSFET器件的电路很难在超低电压下工作。
降低电路中的电源电压一直是集成电路产业中的研究热点，传统的MOSFET技术在超低功耗的应用中几乎已经达到了物理极限，室温下的亚阈值摆幅理论值不会低于60mV/dec。相对于MOSFET，目前最具有发展前景的低功耗器件是隧穿场效应晶体管(TunnelField-Effect Transistor，TFET)，其亚阈值摆幅可以突破60mV/dec的限制，并且能够在较低的电压下工作同时获得更大的电流开关比，因此可以大幅度地降低静态功耗。然而，由于TFET的特殊的结构特性，基于TFET的电路设计仍然存在一些挑战。TFET具有单向导电性并且TFET的源极和漏极的掺杂具有不对称性，导致TFET存在不受栅极控制的正偏P-I-N电流，增大了电路的静态功耗，也影响了保持状态下存储节点的稳定性。
发明内容
本发明的目的是提供一种具有低功耗和高写裕度的10T TFET SRAM单元电路，该电路基于TFET器件利用读写分离结构，不仅提高了SRAM单元的写噪声容限，而且消除了TFET作为SRAM传输管出现的正向P-I-N电流，降低了单元的静态功耗。
本发明的目的是通过以下技术方案实现的：
一种具有低功耗和高写裕度的10T TFET SRAM单元电路，所述电路包括四个PTFET晶体管，依次记为P1～P4；六个NTFET晶体管，依次记为N1～N6；其中：
电源VDD和PTFET晶体管P1的源极电连接，同时电源VDD也与PTFET晶体管P2的源极、PTFET晶体管P3的源极、PTFET晶体管P4的源极电连接；
PTFET晶体管P1的漏极与PTFET晶体管P3的漏极、NTFET晶体管N3的漏极、PTFET晶体管P2的栅极、NTFET晶体管N2的栅极电连接；
PTFET晶体管P2的漏极与PTFET晶体管P4的漏极、NTFET晶体管N4的漏极、PTFET晶体管P1的栅极、NTFET晶体管N1的栅极电连接；
NTFET晶体管N3的源极与NTFET晶体管N1的漏极、NTFET晶体管N5源极电连接；
NTFET晶体管N4的源极与NTFET晶体管N2的漏极、NTFET晶体管N6源极电连接；
NTFET晶体管N1的源极、NTFET晶体管N2的源极与GND电连接；
写字线WLL与PTFET晶体管P3的栅极电连接，写字线WLR与PTFET晶体管P4的栅极电连接；
写控制信号LEN与NTFET晶体管N3电连接，写控制信号REN与NTFET晶体管N4电连接；
读字线RWL与NTFET晶体管N5、NTFET晶体管N6的栅极电连接；
读位线RBL与NTFET晶体管N5的漏极电连接，读位线RBLB与NTFET晶体管N6的漏极电连接；
基于上述电路结构，SRAM单元电路的读操作部分由NTFET晶体管N5和N6构成；
NTFET晶体管N3与NTFET晶体管N4位于两个上拉晶体管PTFET晶体管P1与PTFET晶体管P2和两个下拉晶体管NTFET晶体管N1与NTFET晶体管N2之间,利用这两个NTFET晶体管打破了两个反相器的锁存结构；
PTFET晶体管P3、P4构成SRAM单元电路的写传输管部分。
由上述本发明提供的技术方案可以看出，上述电路基于TFET器件利用读写分离结构，不仅提高了SRAM单元的写噪声容限，而且消除了TFET作为SRAM传输管出现的正向P-I-N电流，降低了单元的静态功耗。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明实施例提供的具有低功耗和高写裕度的10T TFET SRAM单元电路结构示意图；
图2为本发明实施例所提供的电路结构的写裕度与其他单元的写裕度比较数据图；
图3为本发明实施例所提供的电路结构的静态功耗与其他单元的静态功耗比较数据图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
传统的SRAM存储器单元电路所用的基本器件为MOSFET，本发明提出的10T TFTESRAM单元电路所用的基本器件为隧穿场效应晶体管(TFET)，利用PTFET作为写访问管，消除了单元的正向偏置电流而且避免了堆叠TFET导通能力差的问题；同时采用读写分离的方式提高了单元的读写噪声容限。下面将结合附图对本发明实施例作进一步地详细描述，如图1所示为本发明实施例提供的具有低功耗和高写裕度的10T TFET SRAM单元电路结构示意图，所述电路包括四个PTFET晶体管，依次记为P1～P4；六个NTFET晶体管，依次记为N1～N6；其中：
电源VDD和PTFET晶体管P1的源极(记为S)电连接，同时电源VDD也与PTFET晶体管P2的源极、PTFET晶体管P3的源极、PTFET晶体管P4的源极电连接；
PTFET晶体管P1的漏极(记为D)与PTFET晶体管P3的漏极、NTFET晶体管N3的漏极、PTFET晶体管P2的栅极(记为G)、NTFET晶体管N2的栅极电连接；
PTFET晶体管P2的漏极与PTFET晶体管P4的漏极、NTFET晶体管N4的漏极、PTFET晶体管P1的栅极、NTFET晶体管N1的栅极电连接；
NTFET晶体管N3的源极与NTFET晶体管N1的漏极、NTFET晶体管N5源极电连接；
NTFET晶体管N4的源极与NTFET晶体管N2的漏极、NTFET晶体管N6源极电连接；
NTFET晶体管N1的源极、NTFET晶体管N2的源极与GND电连接；
写字线WLL与PTFET晶体管P3的栅极电连接，写字线WLR与PTFET晶体管P4的栅极电连接；
写控制信号LEN与NTFET晶体管N3电连接，写控制信号REN与NTFET晶体管N4电连接；
读字线RWL与NTFET晶体管N5、NTFET晶体管N6的栅极电连接；
读位线RBL与NTFET晶体管N5的漏极电连接，读位线RBLB与NTFET晶体管N6的漏极电连接；
基于上述电路结构，SRAM单元电路的读操作部分由NTFET晶体管N5和N6构成，采用这种读写分离的方式提高了SRAM单元的读能力和读噪声容限；
NTFET晶体管N3与NTFET晶体管N4位于两个上拉晶体管PTFET晶体管P1与PTFET晶体管P2和两个下拉晶体管NTFET晶体管N1与NTFET晶体管N2之间,利用这两个NTFET晶体管打破了两个反相器的锁存结构，利于数据的写入，提高了单元的写噪声容限；
PTFET晶体管P3、P4构成SRAM的写传输管部分，不仅解决了堆叠TFET管写裕度低的问题，而且消除了TFET作为SRAM传输管时出现的正偏P-I-N电流问题。
具体实现中，所述电路在保持状态下，写字线WLL、写字线WLR为高电平，读字线RWL为低电平，PTFET晶体管P3、P4及NTFET晶体管N5、N6处于关闭状态，同时写控制信号LEN、写控制信号REN为高电平，NTFET晶体管N3、N4处于导通状态，从而使由PTFET晶体管P1、PTFET晶体管P2、NTFET晶体管N1、NTFET晶体管N2构成的锁存器处于锁存状态，保证了SRAM单元在保持状态下的稳定性；此外，读位线RBL、RBLB被预充为高电平，NTFET晶体管N5、N6的漏极电压始终不低于源极电压，从而避免TFET管出现的不受栅极控制的正偏P-I-N电流。
所述电路在读操作阶段，写字线WLL、WLR为高电平，写控制信号LEN、REN为低电平，读字线RWL置为高电平，读位线RBL、RBLB被预充为高电平；
若存储节点Q的电压为“0”，存储节点QB的电压为“1”，则读位线RBL通过NTFET晶体管N5放电，读位线RBLB保持高电平不变，完成读“0”操作；
若存储节点Q的电压为“1”，存储节点QB的电压为“0”，则读位线RBL保持高电平不变，读位线RBLB通过NTFET晶体管N6放电，完成读“1”操作；
SRAM单元阵列中的灵敏放大器通过检测读位线RBL的电平变化实现对SRAM单元存储数据的读取，完成读操作。
所述电路在写操作阶段，读字线RWL置为低电平，读位线RBL、RBLB被预充为高电平，根据写数据的不同，控制信号的状态不同：
写“1”时，写字线WLL置为低电平，写字线WLR置为高电平，写控制信号LEN为低电平，写控制信号REN为高电平，PTFET晶体管P3导通，PTFET晶体管P4截止，SRAM单元完成写“1”操作；
写“0”时，写字线WLL置为高电平，写字线WLR置为低电平，写控制信号LEN为高电平，写控制信号REN为低电平，PTFET晶体管P3截止，PTFET晶体管P4导通，SRAM单元完成写“0”操作；
SRAM单元的写传输管采用PFET晶体管且PTFET晶体管源极电压始终不低于漏极电压，避免了TFET堆叠时导通能力弱的缺点和正偏P-I-N电流，提高了单元的写能力和降低了写功耗。
为了更加清晰地展现出本发明所提供的技术方案及所产生的技术效果，下面结合附图将本发明实施例所提供的SRAM单元电路的性能与其他TFET SRAM单元进行对比，具体内容为：
1)如图2所示为本发明实施例所提供的电路结构的写裕度与其他单元的写裕度比较数据图，展示了本发明实施例所提出的10T TFET SRAM(记为10T)单元电路与背景技术中的7T TFET SRAM(记为7T)与组合管访问的10T TFET SRAM(记为CA_10T)单元的写噪声容限(记为WSNM)数据的比较。写噪声容限从电压传输特性曲线(记为VTC)获得。由于在写操作阶段打破了两个反相器的锁存结构，本发明电路结构比7T TFET SRAM以及组合管访问的10TTFET SRAM(CA_10T)单元具有更大的写裕度，背景技术中的组合管访问的10T TFET SRAM(CA_10T)单元需要增加访问管的尺寸才能完成写操作。由于本发明写传输管采用PFET晶体管且PTFET晶体管源极电压始终不低于漏极电压，消除了正偏P-I-N电流，并采用打断两个反相器的锁存结构的方式提高了单元的写能力，同时不影响其他单元的保持状态。
2)如图3所示为本发明实施例所提供的电路结构的静态功耗与其他单元的静态功耗比较数据图，展示了本发明实施例所提出的10T TFET SRAM单元电路与背景技术中的7TTFET SRAM与组合管访问的10T TFET SRAM单元在供电电压为0.5V～1V时的静态功耗的比较。由仿真结果可以得出，在保持状态下，背景技术中的7T TFET SRAM由于外接的存取晶体管存在反向偏置电流，其SRAM单元的静态功耗较大。与传统7T TFET SRAM单元相比，当电源电压为0.6V时，本发明提出的10T TFET SRAM单元电路的静态功耗降低了约4个数量级，这是由于本发明使用了PFET晶体管作为访问管且PTFET晶体管源极电压始终不低于漏极电压，解决了在保持状态下传统7T TFET SRAM单元使用单向导通的外接NTFET管作为访问晶体管存在的正偏P-I-N电流问题。
值得注意的是，本发明实施例中未作详细描述的内容属于本领域专业技术人员公知的现有技术。
综上所述，本发明实施例所述电路充分利用了TFET晶体管具有更小的亚阈值摆幅和更高的开关电流比特性，利用PTFET作为写访问管且该访问管的源极电压始终高于或等于漏极电压，消除了正偏P-I-N电流，解决了传统7T TFET电路静态功耗大的问题，克服了堆叠10T TFET晶体管导通能力差的缺点，提高了单元的写能力；同时本发明使用了读写分离的方式，提高了单元的读写噪声容限。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (4)

1.一种具有低功耗和高写裕度的10T TFET SRAM单元电路，其特征在于，所述电路包括四个PTFET晶体管，依次记为P1～P4；六个NTFET晶体管，依次记为N1～N6；其中：
电源VDD和PTFET晶体管P1的源极电连接，同时电源VDD也与PTFET晶体管P2的源极、PTFET晶体管P3的源极、PTFET晶体管P4的源极电连接；
PTFET晶体管P1的漏极与PTFET晶体管P3的漏极、NTFET晶体管N3的漏极、PTFET晶体管P2的栅极、NTFET晶体管N2的栅极电连接；
PTFET晶体管P2的漏极与PTFET晶体管P4的漏极、NTFET晶体管N4的漏极、PTFET晶体管P1的栅极、NTFET晶体管N1的栅极电连接；
NTFET晶体管N3的源极与NTFET晶体管N1的漏极、NTFET晶体管N5源极电连接；
NTFET晶体管N4的源极与NTFET晶体管N2的漏极、NTFET晶体管N6源极电连接；
NTFET晶体管N1的源极、NTFET晶体管N2的源极与GND电连接；
写字线WLL与PTFET晶体管P3的栅极电连接，写字线WLR与PTFET晶体管P4的栅极电连接；
写控制信号LEN与NTFET晶体管N3电连接，写控制信号REN与NTFET晶体管N4电连接；
读字线RWL与NTFET晶体管N5、NTFET晶体管N6的栅极电连接；
读位线RBL与NTFET晶体管N5的漏极电连接，读位线RBLB与NTFET晶体管N6的漏极电连接；
基于上述电路结构，SRAM单元电路的读操作部分由NTFET晶体管N5和N6构成；
NTFET晶体管N3与NTFET晶体管N4位于两个上拉晶体管PTFET晶体管P1与PTFET晶体管P2和两个下拉晶体管NTFET晶体管N1与NTFET晶体管N2之间,利用这两个NTFET晶体管打破了两个反相器的锁存结构；
PTFET晶体管P3、P4构成SRAM单元电路的写传输管部分。
2.根据权利要求1所述具有低功耗和高写裕度的10T TFET SRAM单元电路，其特征在于，所述电路在保持状态下，写字线WLL、WLR为高电平，读字线RWL为低电平，PTFET晶体管P3、P4及NTFET晶体管N5、N6处于关闭状态，同时写控制信号LEN、REN为高电平，NTFET晶体管N3、N4处于导通状态，从而使由PTFET晶体管P1、PTFET晶体管P2、NTFET晶体管N1、NTFET晶体管N2构成的锁存器处于锁存状态，保证了SRAM单元在保持状态下的稳定性；
此外，读位线RBL、RBLB被预充为高电平，NTFET晶体管N5、N6的漏极电压始终不低于源极电压，从而避免TFET管出现的不受栅极控制的正偏P-I-N电流。
3.根据权利要求1所述具有低功耗和高写裕度的10T TFET SRAM单元电路，其特征在于，所述电路在读操作阶段，写字线WLL、WLR为高电平，写控制信号LEN、REN为低电平，读字线RWL置为高电平，读位线RBL、RBLB被预充为高电平；
若存储节点Q的电压为“0”，存储节点QB的电压为“1”，则读位线RBL通过NTFET晶体管N5放电，读位线RBLB保持高电平不变，完成读“0”操作；
若存储节点Q的电压为“1”，存储节点QB的电压为“0”，则读位线RBL保持高电平不变，读位线RBLB通过NTFET晶体管N6放电，完成读“1”操作；
SRAM单元阵列中的灵敏放大器通过检测读位线RBL的电平变化实现对SRAM单元存储数据的读取，完成读操作。
4.根据权利要求1所述具有低功耗和高写裕度的10T TFET SRAM单元电路，其特征在于，所述电路在写操作阶段，读字线RWL置为低电平，读位线RBL、RBLB被预充为高电平，根据写数据的不同，控制信号的状态不同：
写“1”时，写字线WLL置为低电平，写字线WLR置为高电平，写控制信号LEN为低电平，写控制信号REN为高电平，PTFET晶体管P3导通，PTFET晶体管P4截止，SRAM单元完成写“1”操作；
写“0”时，写字线WLL置为高电平，写字线WLR置为低电平，写控制信号LEN为高电平，写控制信号REN为低电平，PTFET晶体管P3截止，PTFET晶体管P4导通，SRAM单元完成写“0”操作；
SRAM单元的写传输管采用PFET晶体管且PTFET晶体管源极电压始终不低于漏极电压。
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