CN115985366A - 具有高写噪声容限的mosfet-tfet混合型11t-sram单元电路、模块 - Google Patents
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Abstract
本发明涉及集成电路设计技术领域，更具体的，涉及一种具有高写噪声容限的MOSFET‑TFET混合型11T‑SRAM单元电路，和采用了该种11T‑SRAM单元电路布局的模块。本发明的11T‑SRAM单元电路充分利用了低电压下TFET晶体管具有更好开关特性和更低的亚阈值摆幅的优势，采用了打断锁存结构的方式，提高了单元的写噪声容限；采用漏极电压始终不低于源极电压的NTFET晶体管作为传输控制管，不仅提高了SRAM单元的写能力，而且消除了TFET器件的正向偏置电流，降低了单元的静态功耗。
Description
技术领域
本发明涉及集成电路设计技术领域，更具体的，涉及一种具有高写噪声容限的MOSFET-TFET混合型11T-SRAM单元电路，和采用了该种11T-SRAM单元电路布局的模块。
背景技术
随着人工智能、大数据、物联网时代的到来和可穿戴设备的普及，芯片的集成度不断提高，传统MOSFET器件的功耗问题逐渐成为制约模块发展的重要原因之一。为解决续航问题，对低工作电压的低功耗芯片需求愈发强烈。然而，受玻尔兹曼分布影响，传统MOSFET器件的亚阈值摆幅在低电压应用中存在物理极限，这极大影响了MOSFET器件的开关特性，其泄漏电流随电压降低呈指数增长，极大阻碍了其在超低功耗芯片中的应用。在可穿戴设备搭载的微处理器(MCU)中，静态随机存取存储器(SRAM)占用了50％以上的芯片面积，SRAM消耗了MCU的大部分静态功耗，因此SRAM的静态功耗问题的解决有助于推动低功耗设备的实现。目前关于在亚阈值电压下降低SRAM静态功耗的研究大多集中于优化SRAM外围逻辑电路，或引入读写辅助电路等方式，然而由于MOSFET器件的固有缺点，静态功耗的进一步降低，效果仍十分有限。
而相比于MOSFET器件，隧穿场效应晶体管(TFET)作为非玻尔兹曼分布器件，具有更高的开关比和更低的亚阈值摆幅，这使得TFET器件在低电压低功耗领域具有广阔的应用前景，在替代MOSFET器件方面潜力巨大。但由于TEFT器件的源极和漏极掺杂不均匀，具有单向导通性，这导致其在工作时可能出现不受栅极电压控制的正向偏置电流，这将极大增大现有SRAM(6T TFET SRAM、8T TFET SRAM)的静态功耗，并破坏存储节点的电压稳定性。同时，由于TFET器件相对MOSFET器件的导通电流更小，导致其写能力和写稳定性较弱，写噪声容限较低。
发明内容
基于此，有必要针对现有TFET SRAM单元写噪声容限较低、静态功耗大的问题，提供具有高写噪声容限的MOSFET-TFET混合型11T-SRAM单元电路、模块，基于TFET器件利用打断管和读写分离结构，不仅提高了SRAM单元的写噪声容限和写裕度，而且消除了TFET作为SRAM传输管出现的正向偏置电流，降低了单元的静态功耗。
本发明采用以下技术方案实现：
第一方面，本发明提供了一种具有高写噪声容限的MOSFET-TFET混合型11T-SRAM单元电路，包括四个PTFET晶体管P1～P4、五个NTFET晶体管N1～N5、两个NMOS管NM1～NM2。
P1的源极电连接电源VDD。P2的源极电连接电源VDD。P3的源极与P1的漏极电连接，P3的漏极与P2的栅极电连接，P3的栅极电连接写控制信号LEN。P4的源极与P2的漏极电连接，P4的漏极与P1的栅极电连接，P4的栅极电连接写控制信号REN。
N1的源极与地线GND电连接，N1的栅极与P4的漏极电连接。N2的源极与N1的漏极电连接，N2的漏极与读位线RBL电连接，N2的栅极与读字线RWL电连接。N3的源极与地线GND电连接，N3的漏极与P3的漏极电连接并设置有存储节点Q，N3的栅极与P1的栅极电连接。N4的源极与地线GND电连接，N4的漏极与P4的漏极电连接并设置有存储节点QB，N4的栅极与P2的栅极电连接。N5的源极与地线GND电连接，N5的栅极与写字线WL电连接。
NM1的源极与N5的漏极电连接，NM1的漏极与P3的漏极电连接，NM1的栅极与写位线BL电连接。NM2的源极与N5的漏极电连接，NM2的漏极与P4的漏极电连接，NM2的栅极与写位线BLB电连接。
该种11T-SRAM单元电路的实现根据本公开的实施例的方法或过程。
第二方面，本发明公开了一种11T-SRAM模块，采用了如第一方面公开的基于具有高写噪声容限的MOSFET-TFET混合型11T-SRAM单元电路布局。
与现有技术相比，本发明具备如下有益效果：
本发明的11T-SRAM单元电路充分利用了低电压下TFET晶体管具有更好开关特性和更低的亚阈值摆幅的优势，采用了打断锁存结构的方式，提高了单元的写噪声容限；采用漏极电压始终不低于源极电压的NTFET晶体管作为传输控制管，不仅提高了SRAM单元的写能力，而且消除了TFET器件的正向偏置电流，降低了单元的静态功耗。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。
图1为本发明实施例1公开的具有高写噪声容限的MOSFET-TFET混合型11T-SRAM单元电路的结构示意图；
图2为图1中11T-SRAM单元电路的工作时序图；
图3为本发明实施例2公开的图1中11T-SRAM单元电路写噪声容限与其他单元写噪声容限的数据比较图；
图4为本发明实施例2公开的图1中11T-SRAM单元电路写裕度与其他单元写裕度的数据比较图；
图5为本发明实施例2公开的图1中11T-SRAM单元电路静态功耗与其他单元静态功耗的数据比较图。
图6为本发明实施例3公开的模块引脚图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，当组件被称为“安装于”另一个组件，它可以直接在另一个组件上或者也可以存在居中的组件。当一个组件被认为是“设置于”另一个组件，它可以是直接设置在另一个组件上或者可能同时存在居中组件。当一个组件被认为是“固定于”另一个组件，它可以是直接固定在另一个组件上或者可能同时存在居中组件。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“或/及”包括一个或多个相关的所列项目的任意的和所有的组合。
实施例1
参看图1，为本发明公开的一种具有高写噪声容限的MOSFET-TFET混合型11T-SRAM单元电路的结构图。该11T-SRAM单元电路包括四个PTFET晶体管P1～P4、五个NTFET晶体管N1～N5、两个NMOS管NM1～NM2。
P1的源极电连接电源VDD。P2的源极电连接电源VDD。P3的源极与P1的漏极电连接，P3的漏极与P2的栅极电连接，P3的栅极电连接写控制信号LEN。P4的源极与P2的漏极电连接，P4的漏极与P1的栅极电连接，P4的栅极电连接写控制信号REN。
N1的源极与地线GND电连接，N1的栅极与P4的漏极电连接。N2的源极与N1的漏极电连接，N2的漏极与读位线RBL电连接，N2的栅极与读字线RWL电连接。N3的源极与地线GND电连接，N3的漏极与P3的漏极电连接并设置有存储节点Q，N3的栅极与P1的栅极电连接。N4的源极与地线GND电连接，N4的漏极与P4的漏极电连接并设置有存储节点QB，N4的栅极与P2的栅极电连接。N5的源极与地线GND电连接，N5的栅极与写字线WL电连接。
NM1的源极与N5的漏极电连接，NM1的漏极与P3的漏极电连接，NM1的栅极与写位线BL电连接。NM2的源极与N5的漏极电连接，NM2的漏极与P4的漏极电连接，NM2的栅极与写位线BLB电连接。
基于上述器件的连接关系，SRAM单元电路的读操作部分由N1、N2构成，相较于现有的6T TFET SRAM，提高了SRAM单元的读能力。
P1、N3构成一个反相器，P2、N4构成另一个反相器，两个反相器组成锁存结构；P1、P2为上拉晶体管，N3、N4为下拉晶体管，P3、P4位于上拉晶体管和下拉晶体管之间，P3、P4打断了两个反相器的锁存结构，能提高SRAM单元的写能力(写裕度和写噪声容限)。
N5、NM1、NM2构成单元传输管，能消除TFET管由正偏电压存在导致的正向偏置漏电流问题。简而言之，N5、NM1、NM2在写操作时形成有效放电通路，从而提高单元写稳定性。
参看图2，为本实施例11T-SRAM单元电路的工作时序图：
(1)在保持状态下，写字线WL、读字线RWL为低电平，写位线BL、BLB为低电平，N2、N5、NM1、NM2关闭，写控制信号LEN、REN为低电平，P3、P4导通，使锁存结构处于锁存状态，这样保证了SRAM单元在保持状态下的稳定性。
此外，N5的漏极电压始终不低于N5的源极电压，从而避免TFET管出现不受栅极控制的正向偏置电流，降低了单元的静态功耗。
(2)在读操作阶段，读位线RBL连接有灵敏放大器，写字线WL为低电平，写位线BL、BLB为低电平，写控制信号LEN、REN为低电平，P3、P4导通，读字线RWL置为高电平，读位线RBL被预充为高电平；
若存储的数据为“0”，即“Q＝0、QB＝1”，则读位线RBL通过N1、N2放电，灵敏放大器检测读位线RBL的电平有变化，读取输出“0”。
若存储的数据为“1”，即“Q＝1、QB＝0”，则读位线RBL保持高电平不变，灵敏放大器检测读位线RBL的电平无变化，读取输出“1”。
对于灵敏放大器而言，其输入端一与读位线RBL连接，输入端二连接参考电压，输出端用于输出读取值。
(3)在写操作阶段，读字线RWL置为低电平，写字线WL置为高电平，根据写数据的不同，控制信号的状态不同：
进行写“0”操作时，写位线BL置为高电平、写位线BLB置为低电平，写控制信号LEN置为高电平、写控制信号REN置为低电平，P3关断、P4导通，NM1导通、NM2关断，存储节点Q通过N5、NM1对地放电，并通过锁存结构使存储节点QB的电平翻转；电源VDD通过P2、P4向存储节点QB充电，使存储节点QB电压迅速升高为高电平，完成写“0”操作。
进行写“1”操作，写位线BLB置为高电平、写位线BL置为低电平，写控制信号REN置为高电平、写控制信号LEN置为低电平，P3导通、P4关断，NM2导通、NM1关断，存储节点QB通过N5、NM2对地放电，并通过锁存结构使存储节点Q的电平翻转；电源VDD通过管P1、P3向存储节点Q充电，使存储节点Q电压迅速升高为高电平，完成写“1”操作。
此外，在写操作完成后，写字线WL置为低电平，写位线BL、BLB置为低电平，写控制信号LEN、REN置为低电平，P3、P4导通，锁存结构恢复锁存状态。
由于N5始终保持漏极电压不低于源极电压，有效避免了TFET管的正向偏置电流；同时采用写打断的方式，利用P3、P4打断由两个反相器组成的锁存结构，提高了单元的写裕度和写噪声容限。
实施例2
本实施例2对实施例1公开的11T-SRAM单元电路与其他TFET SRAM单元进行仿真对比，以验证本11T-SRAM单元电路的技术效果。
(一)参看图3，为本11T-SRAM单元电路写噪声容限与其他单元写噪声容限的数据比较图，具体展示了在供电电压为0.5V～0.9V下，本11T-SRAM单元电路(记为11T)与传统的6T TFET SRAM(记为6T)与读写分离的8T TFET SRAM单元(记为8T)的写噪声容限(记为WSNM)数据的比较。
写噪声容限从电压传输特性曲线(记为VTC)获得，由图3可知11T比6T、8T具有更大的写噪声容限。
这是因为在写操作阶段打破了两个反相器的锁存结构，提高了单元的写能力，使11T具有了更高的写噪声容限。
(二)参看图4，为本11T-SRAM单元电路写裕度与其他单元写裕度的数据比较图，具体展示了在供电电压为0.5V～0.9V下，本11T-SRAM单元电路(记为11T)与传统的6T TFETSRAM(记为6T)与读写分离的8T TFET SRAM单元(记为8T)的写裕度(记为WM)数据的比较。
写裕度标志着完成数据写入时的字线电压大小，由图4可知11T比6T、8T具有更大的写裕度。
这是因为，11T在写操作阶段采用NTFET下拉式结构，从而使11T比6T、8T具有更大的写裕度。
(三)参看图5，为本11T-SRAM单元电路静态功耗与其他单元静态功耗的数据比较图，具体展示了在供电电压为0.5V～0.9V下，本11T-SRAM单元电路(记为11T)与传统的6TTFET SRAM(记为6T)与读写分离的8T TFET SRAM单元(记为8T)的静态功耗(记为StaticPower)数据的比较。
静态功耗为保持状态下的单元整体功耗。由图5可知11T比6T、8T具有更低的静态功耗：例如，当电压为0.9V时，与6T的静态功耗3.157nW、8T的静态功耗2.261nW相比，11T的静态功耗为1.875nW，分别降低了41.18％和17.87％。
这是因为，6T、8T使用单向导通的源极外接NTFET管作为传输晶体管时存在正向偏置电流，导致其SRAM单元的静态功耗较大，而11T使用的传输管N5的漏极电压始终不低于源极电压，消除了正向偏置电流，解决了在保持状态下6T、8T使用单向导通的源极外接NTFET管作为传输晶体管时存在的正向偏置电流问题。
实施例3
本实施例3公开了一种11T-SRAM模块，采用了实施例1公开的基于具有高写噪声容限的MOSFET-TFET混合型11T-SRAM单元电路布局。封装成模块的模式，更易于上述11T-SRAM单元电路的推广与应用。
参看图6，该种11T-SRAM模块的引脚包括：第一引脚、第二引脚、第三引脚、第四引脚、第五引脚、第六引脚、第七引脚、第八引脚。
第一引脚与写字线WL电连接。第二引脚与写位线BL电连接。第三引脚与写位线BLB电连接。第四引脚与读位线RBL电连接。第五引脚用于传递写控制信号REN。第六引脚用于传递写控制信号LEN。第七引脚用于连接电源VDD。第八引脚与地线GND电连接。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.具有高写噪声容限的MOSFET-TFET混合型11T-SRAM单元电路，其特征在于，包括：
PTFET晶体管P1，P1的源极电连接电源VDD；
PTFET晶体管P2，P2的源极电连接电源VDD；
PTFET晶体管P3，P3的源极与P1的漏极电连接，P3的漏极与P2的栅极电连接，P3的栅极电连接写控制信号LEN；
PTFET晶体管P4，P4的源极与P2的漏极电连接，P4的漏极与P1的栅极电连接，P4的栅极电连接写控制信号REN；
NTFET晶体管N1，N1的源极与地线GND电连接，N1的栅极与P4的漏极电连接；
NTFET晶体管N2，N2的源极与N1的漏极电连接，N2的漏极与读位线RBL电连接，N2的栅极与读字线RWL电连接；
NTFET晶体管N3，N3的源极与地线GND电连接，N3的漏极与P3的漏极电连接并设置有存储节点Q，N3的栅极与P1的栅极电连接；
NTFET晶体管N4，N4的源极与地线GND电连接，N4的漏极与P4的漏极电连接并设置有存储节点QB，N4的栅极与P2的栅极电连接；
NTFET晶体管N5，N5的源极与地线GND电连接，N5的栅极与写字线WL电连接；
NMOS晶体管NM1，NM1的源极与N5的漏极电连接，NM1的漏极与P3的漏极电连接，NM1的栅极与写位线BL电连接；以及
NMOS晶体管NM2，NM2的源极与N5的漏极电连接，NM2的漏极与P4的漏极电连接，NM2的栅极与写位线BLB电连接。
2.根据权利要求1所述的具有高写噪声容限的MOSFET-TFET混合型11T-SRAM单元电路，其特征在于，
N1、N2构成读操作部分；P1、N3构成一个反相器，P2、N4构成另一个反相器，两个反相器组成锁存结构；P1、P2为上拉晶体管，N3、N4为下拉晶体管，P3、P4位于上拉晶体管和下拉晶体管之间；N5、NM1、NM2构成单元传输管。
3.根据权利要求2所述的具有高写噪声容限的MOSFET-TFET混合型11T-SRAM单元电路，其特征在于，在保持状态下，写字线WL、读字线RWL为低电平，写位线BL、BLB为低电平，N2、N5、NM1、NM2关闭，写控制信号LEN、REN为低电平，P3、P4导通，使锁存结构处于锁存状态。
4.根据权利要求3所述的具有高写噪声容限的MOSFET-TFET混合型11T-SRAM单元电路，其特征在于，在保持状态下，N5的漏极电压始终不低于N5的源极电压。
5.根据权利要求2所述的具有高写噪声容限的MOSFET-TFET混合型11T-SRAM单元电路，其特征在于，在读操作阶段，读位线RBL连接有灵敏放大器，写字线WL为低电平，写位线BL、BLB为低电平，写控制信号LEN、REN为低电平，P3、P4导通，读字线RWL置为高电平，读位线RBL被预充为高电平；
若存储的数据为“0”，即“Q＝0、QB＝1”，则读位线RBL通过N1、N2放电，灵敏放大器检测读位线RBL的电平有变化，读取输出“0”；
若存储的数据为“1”，即“Q＝1、QB＝0”，则读位线RBL保持高电平不变，灵敏放大器检测读位线RBL的电平无变化，读取输出“1”。
6.根据权利要求2所述的具有高写噪声容限的MOSFET-TFET混合型11T-SRAM单元电路，其特征在于，在写操作阶段，读字线RWL置为低电平，写字线WL置为高电平，根据写数据的不同，控制信号的状态不同。
7.根据权利要求6所述的具有高写噪声容限的MOSFET-TFET混合型11T-SRAM单元电路，其特征在于，进行写“0”操作时，写位线BL置为高电平、写位线BLB置为低电平，写控制信号LEN置为高电平、写控制信号REN置为低电平，P3关断、P4导通，NM1导通、NM2关断，存储节点Q通过N5、NM1对地放电，并通过锁存结构使存储节点QB的电平翻转；电源VDD通过P2、P4向存储节点QB充电，使存储节点QB电压迅速升高为高电平，完成写“0”操作。
8.根据权利要求6所述的具有高写噪声容限的MOSFET-TFET混合型11T-SRAM单元电路，其特征在于，进行写“1”操作，写位线BLB置为高电平、写位线BL置为低电平，写控制信号REN置为高电平、写控制信号LEN置为低电平，P3导通、P4关断，NM2导通、NM1关断，存储节点QB通过N5、NM2对地放电，并通过锁存结构使存储节点Q的电平翻转；电源VDD通过管P1、P3向存储节点Q充电，使存储节点Q电压迅速升高为高电平，完成写“1”操作。
9.根据权利要求6所述的具有高写噪声容限的MOSFET-TFET混合型11T-SRAM单元电路，其特征在于，在写操作完成后，写字线WL置为低电平，写位线BL、BLB置为低电平，写控制信号LEN、REN置为低电平，P3、P4导通，锁存结构恢复锁存状态。
10.一种11T-SRAM模块，其特征在于，采用了如权利要求1-9中任一项所述的具有高写噪声容限的MOSFET-TFET混合型11T-SRAM单元电路布局。
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