CN109935260B - 一种利用多次复用策略的平均7t1r单元电路 - Google Patents

Abstract

本发明公开了一种利用多次复用策略的平均7T1R单元电路，所述单元电路包括六个NMOS晶体管和三个PMOS晶体管，六个NMOS晶体管分别记为N0～N5，三个PMOS晶体管分别记为P0～P2；PMOS晶体管P0和NMOS晶体管N0构成一个反向器，PMOS晶体管P1和NMOS晶体管N1构成另一个反向器，且两个反向器形成交叉耦合结构；NMOS晶体管N2作为单边的写传输管，NMOS晶体管N3和N4形成分离的读端口，PMOS晶体管P2和NMOS晶体管N5作为一对复用的互补晶体管。利用该单元电路结构可以减少面积损耗、提高SRAM读写性能并且保证单边NVM结构的恢复率。

Description

一种利用多次复用策略的平均7T1R单元电路

技术领域

本发明涉及集成电路设计技术领域，尤其涉及一种利用多次复用策略的平均7T1R单元电路。

背景技术

目前，便携式设备对低功耗的要求日益增加，特别是现在，随着可穿戴设备、物联网、云计算及大数据应用的快速增长，续航能力已经成为移动智能终端发展的瓶颈，静态随机存储器(Static Random Access Memory，缩写为SRAM)因占据大比例的面积而成为系统整体功耗改善的关键，分析SRAM存储器的工作状态，按照其工作类型可以分为静态功耗和动态功耗。随着微缩工艺的不断精进，静态功耗的增长远快于动态功耗，甚至大小变得与其相当，因此对静态功耗的控制成为SRAM低功耗设计的主体。理想情况下，当SRAM处于静态工作模式时候，可以通过关断电源完全去除这部分不必要的功耗损失，然而SRAM作为一种易失性存储器，存在掉电后数据丢失的缺陷。为解决这一矛盾，结合非易失性存储器(Nonvolatile Memory，缩写为NVM)的nvSRAM成为研究的热点，针对nvSRAM，现有的技术中主要包括下面几种解决方案：

1)一种采用铁磁电容来备份SRAM节点数据的6T2C单元结构，这种单元结构因铁磁电容较非易失性浮栅存储器件具有较低的操作电压特性，然而需要额外的1/2*VDD电压偏置来消除极化转变的影响，并且铁磁电容增加了SRAM的节点电容，增加的节点电容能辅助毗邻位线的放电过程，从而有利于读操作；另一方面，却在影响SRAM的写性能。

2)基于磁隧道结(Magnetic tunnel junction,缩写为MTJ)理论提出的一种4T2MTJ单元，这种单元结构大大减小了单元面积，但串接在存储节点间的磁滞电阻会导致直流短路电流的产生，降低了单元稳定性。

3)在SRAM存储节点串接两个RRAM的6T2R单元，但该结构同样存在节点间直流短路电流的问题。

4)一种8T2R nvSRAM单元结构，该结构解决了前面结构存在的泄漏问题，保证了恢复率，但是双NVM以及双晶体管开关控制结构增大了功耗和芯片面积。

发明内容

本发明的目的是提供一种利用多次复用策略的平均7T1R单元电路，利用该单元电路结构可以减少面积损耗、提高SRAM读写性能并且保证单边NVM结构的恢复率。

本发明的目的是通过以下技术方案实现的：

一种利用多次复用策略的平均7T1R单元电路，所述单元电路包括六个NMOS晶体管和三个PMOS晶体管，六个NMOS晶体管分别记为N0～N5，三个PMOS晶体管分别记为P0～P2；PMOS晶体管P0和NMOS晶体管N0构成一个反向器，PMOS晶体管P1和NMOS晶体管N1构成另一个反向器，且两个反向器形成交叉耦合结构；NMOS晶体管N2作为单边的写传输管，NMOS晶体管N3和N4形成分离的读端口，PMOS晶体管P2和NMOS晶体管N5作为一对复用的互补晶体管，其中：

所述单元电路的写位线WBL与NMOS晶体管N2的源极连接，写字线WWL与NMOS晶体管N2的栅极连接，NMOS晶体管N2的漏极与PMOS晶体管P0的漏极连接；

读位线RBL与NMOS晶体管N4的源极连接，读字线RWL与NMOS晶体管N4的栅极连接，VDD与PMOS晶体管P0和P1的源极连接；

PMOS晶体管P0的漏极与NMOS晶体管N0的漏极连接，并且PMOS晶体管P0的栅极与NMOS晶体管N0的栅极连接；

PMOS晶体管P1的漏极与NMOS晶体管N1的漏极连接，并且PMOS晶体管P1的栅极与NMOS晶体管N1的栅极连接；

PMOS晶体管P0的漏极与PMOS晶体管P1的栅极连接，并且PMOS晶体管P1的漏极与PMOS晶体管P0的栅极连接；

NMOS晶体管N3的栅极与PMOS晶体管P1的漏极连接，并且NMOS晶体管N3的漏极与NMOS晶体管N4的漏极连接；

RRAM忆阻器件的顶端与NMOS晶体管N4的漏极连接，并且RRAM忆阻器件的底端与PMOS晶体管P0的漏极连接；

NMOS晶体管N5的漏极与NMOS晶体管N0的源极以及PMOS晶体管P2的漏极连接，并且NMOS晶体管N5的栅极与PMOS晶体管P2的栅极连接由信号线W-CT控制；

PMOS晶体管P2的源极与NMOS晶体管N3的源极连接由信号线VS控制，NMOS晶体管N5的源极与GND连接。

所述PMOS晶体管P2和NMOS晶体管N5被一个字节的多位复用。

所述NMOS晶体管N4既作为读操作时的控制管，又作为RRAM器件的阻态控制开关。

所述读位线RBL既作为读操作时的预充位线，又作为数据备份和恢复时的控制信号线。

由上述本发明提供的技术方案可以看出，利用上述单元电路结构可以解决传统读写分离8T SRAM单元结构读端口漏流问题，以较小的面积损耗改善单元静态噪声容限，提高了单元写“1”裕度、读速度；同时大幅度提升了恢复率，进而通过独特的上电恢复方案实现了SRAM两种性能模式的切换选择。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。

图1为本发明实施例提供的利用多次复用策略的平均7T1R单元电路结构示意图；

图2为本发明实施例所提供的MS-7T1R单元与其它单元写裕度比较结果示意图；

图3为本发明实施例所提供的MS-7T1R单元与其它单元噪声容限比较结果示意图；

图4为本发明实施例所提供的MS-7T1R单元与其它单元读延迟比较结果示意图；

图5为本发明实施例所提供的MS-7T1R单元与其它单元相比免除非存取单元漏流影响的仿真效果示意图；

图6为本发明实施例所提供的MS-7T1R单元与其它单元静态功耗比较结果示意图。

具体实施方式

下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。

首先对本申请所涉及的非中文技术名词进行解释如下：

6T2C：六个晶体管加两个电容的非易失性静态随机存储器结构；

4T2MTJ：四个晶体管加两个磁隧道结的非易失性静态随机存储器结构；

8T2R：八个晶体管加两个阻变随机存储器的非易失性静态随机存储器结构；

7T1R：七个晶体管和一个阻变随机存储器结构；

MS-7T1R：采用多次复用策略的七个晶体管加一个阻变随机存储器的非易失性静态随机存储器结构；

IOW-7T1R：先初始化再覆盖写入策略的七个晶体管和一个阻变随机存储器的非易失性静态随机存储器结构；

AVE-7T1R：平均七个晶体管和一个阻变随机存储器的非易失性静态随机存储器结构；

6T：传统SRAM六管单元；

TT工艺角：NMOS晶体管的驱动电流为统计的平均值，PMOS晶体管的驱动电流为统计的平均值；

FF工艺角：NMOS晶体管的驱动电流为统计的最大值，PMOS晶体管的驱动电流为统计的最大值；

8T：传统的SRAM八管单元。

下面将结合附图对本发明实施例作进一步地详细描述，如图1所示为本发明实施例提供的利用多次复用策略的平均7T1R单元电路结构示意图，所述单元电路包括六个NMOS晶体管和三个PMOS晶体管，六个NMOS晶体管分别记为N0～N5，三个PMOS晶体管分别记为P0～P2；PMOS晶体管P0和NMOS晶体管N0构成一个反向器，PMOS晶体管P1和NMOS晶体管N1构成另一个反向器，且两个反向器形成交叉耦合结构；NMOS晶体管N2作为单边的写传输管，NMOS晶体管N3和N4形成分离的读端口，PMOS晶体管P2和NMOS晶体管N5作为一对复用的互补晶体管，其中各部分的连接关系具体为：

所述单元电路的写位线WBL与NMOS晶体管N2的源极连接，写字线WWL与NMOS晶体管N2的栅极连接，NMOS晶体管N2的漏极与PMOS晶体管P0的漏极连接；

读位线RBL与NMOS晶体管N4的源极连接，读字线RWL与NMOS晶体管N4的栅极连接，VDD与PMOS晶体管P0和P1的源极连接；

PMOS晶体管P0的漏极与NMOS晶体管N0的漏极连接，并且PMOS晶体管P0的栅极与NMOS晶体管N0的栅极连接；

PMOS晶体管P1的漏极与NMOS晶体管N1的漏极连接，并且PMOS晶体管P1的栅极与NMOS晶体管N1的栅极连接；

PMOS晶体管P0的漏极与PMOS晶体管P1的栅极连接，并且PMOS晶体管P1的漏极与PMOS晶体管P0的栅极连接；

NMOS晶体管N3的栅极与PMOS晶体管P1的漏极连接，并且NMOS晶体管N3的漏极与NMOS晶体管N4的漏极连接；

RRAM忆阻器件的顶端与NMOS晶体管N4的漏极连接，并且RRAM忆阻器件的底端与PMOS晶体管P0的漏极连接；

NMOS晶体管N5的漏极与NMOS晶体管N0的源极以及PMOS晶体管P2的漏极连接，并且NMOS晶体管N5的栅极与PMOS晶体管P2的栅极连接由信号线W-CT控制；

PMOS晶体管P2的源极与NMOS晶体管N3的源极连接由信号线VS控制，NMOS晶体管N5的源极与GND连接。

具体实现中，所述PMOS晶体管P2和NMOS晶体管N5被一个字节的多位单元复用。所述NMOS晶体管N4既作为读操作时的控制管，又作为RRAM器件的阻态控制开关。所述读位线RBL既作为读操作时的预充位线，又作为数据备份和恢复时的控制信号线。通过上述的几种复用策略就可以极好地节约单元面积，从而实现了低面积损耗的MS-7T1R单元。

下面对本发明实施例所提供的MS-7T1R单元电路的原理说明如下：

在保持阶段将W-CT置高电平以开启NMOS晶体管N5同时关断PMOS晶体管P2，写位线WBL和读位线RBL都被预充到高电平，字线为低电平，内部数据由交叉耦合的两个反相器进行锁存，并且由于复用NMOS晶体管N5的尺寸是单元锁存晶体管尺寸的八倍多，晶体管N5对单元的静态噪声容限有很小的影响。

对于读操作而言，读位线RBL首先被预充到VDD电位，之后读字线RWL偏置到高电平以开启读传输管，且VS被偏置到0，如果单元电路存储的数据为“0”，那么NMOS晶体管N3被打开实现对读位线的放电，然后通过灵敏放大器读出数据。否则，如果单元电路存储的数据为“1”存储，这时候晶体管N3处于关闭状态，从而读位线RBL继续保持预充的高电位状态，然后通过灵敏放大器读出数据。这一过程中对于同一列其它行的非读取单元而言，信号线VS被偏置在高电位，从而消除了半选单元的漏流影响。

在写操作过程中，一种创新型的写策略被用来解决单位线SRAM的写“1”问题，首先，写位线WBL被预充在VDD，W-CT置低以打开PMOS晶体管P2和关断NMOS晶体管N5，VS也置在高电平，这时候KN节点电位通过PMOS晶体管P2充电至高水平，高电位水平的KN点电位使得写“1”操作更加容易，因为它消除了驱动晶体管N0的下拉作用。这时候一个字的所有位都被写入“1”，之后W-CT被重新偏置到高电平以打开NMOS晶体管N5，根据要写入的数据，部分写位线WBL被重新偏置到零以完成对应的数据写入。这种先初始化所有字单元到“1”，再根据要写入的数据延迟写入“0”的写策略，克服了NMOS晶体管传输“1”阈值损失的影响，减少了传输晶体管的数量，节省了单元面积。

备份阶段(STORE)用于将SRAM单元中的数据经过一定时间编程备份至RRAM器件当中，之后整个SRAM阵列可以进入掉电阶段，以减少闲置状态不必要的功耗损耗。这一过程，写传输管N2关断，以避免写位线WBL的影响；读字线RWL置高电平，以开启NMOS晶体管N4实现对RRAM的偏置编程；W-CT依旧保持高电位以稳定地保存数据。这一过程包含两个阶段，即SET和RESET。在SET阶段，电源VDD被提升至RRAM的SET电压V_SET，读位线RBL也偏置在V_SET。如果节点数据为“0”则对应RRAM被偏置在低阻态(Low Resistance State,缩写为LRS)，若节点数据为“1”则由于RRAM两端零偏置电压而保持之前阻态。之后进入RESET阶段，电源VDD被提升至RRAM的RESET电压V_RESET，而读位线RBL重新偏置到0。在如果节点数据为“1”则对应RRAM阻态重新偏置为高阻态(High Resistance State,缩写为HRS)，而如果是数据“0”由于RRAM两端零偏置电压而保持之前SET阶段偏置的低阻态。因此这种时序偏置方案实现了数据“0”和低阻态RRAM的对应，数据“1”和高阻态RRAM的对应。

恢复阶段(RESTORE)用于将备份在RRAM中的数据重新恢复至SRAM单元中，这一阶段也分两个过程完成。第一个阶段为自恢复“0”阶段(Self-restore“0”，缩写为SR0)，这一阶段写位线WBL被偏置在0，写字线WWL偏置到高以打开写传输管N2；W-CT被偏置在高电位；读字线RWL偏置在低电位。在写字线WWL开启期间，电源VDD逐步上电。上电过程也是单元的写“0”过程，因此这一过程完成了所有单元的恢复“0”操作。在后半过程中，写字线WWL重新偏置在低电位以避免写位线WBL的影响；读位线RBL偏置在高电位水平，读字线RWL也被偏置到高电位；为了提高单元的恢复效果，W-CT被偏置在VDD/2以削弱NMOS晶体管N5的下拉影响。如果RRAM在STORE阶段被偏置在低阻态，这时候偏置在高位的RBL通过NMOS晶体管N4和低阻态的RRAM将单元重新写入“1”。否则如果RRAM在STORE阶段被偏置在高阻态，这一充电路径被阻断，数据依旧维持前半过程中的“0”状态。综合STORE、RESTORE过程，提议的恢复方案完成了初始数据“0”到“1”和初始数据“1”到“0”的恢复。为了实现数据的正确读取，需要对数据进行重新反向以完成这种状态转变。由于提议恢复方案每次取反的恢复效果，选择器对应的控制信号同样可以用一个预留的nvSRAM单元简单实现，该单元不参与写入、读取操作而仅仅伴随着其他读取单元进行备份和数据恢复，使用这种充电自恢复的方案一方面同提议的结构写提升效果匹配，另一方面提供了高速和低功耗模式的选择。

在数据恢复时要求偏置所有的RRAM到某个具体的阻态，因为RRAM的阻态决定了单元具备高速或者低功耗的特点。如果我们想转变所有的RRAM到低阻态，即高速模式，只需要在数据上电重新恢复以后，再进行一步普通SET操作即可。因为这时候所有的高阻态RRAM都被连接到“0”节点上；同样如果想转变所有的RRAM到高阻态，也只需进行一步普通RESET操作即可，因为这时候所有的低阻态RRAM都被连接到“1”节点上。这种充电的恢复方式在偏置RRAM从低阻态到高阻态过程避免了击穿的可能，在偏置RRAM从高阻态到低阻态过程消除了误写的影响。

由此可见，本发明实施例提供的MS-7T1R单元节约了单元面积，消除了半选单元的漏流影响，提高了数据读稳定性，通过创新性的写策略提高了单元的写能力并且提供了双模式选择的功能。

为了更加清晰地展现出本发明所提供的技术方案及所产生的技术效果，下面结合附图将本发明实施例所提供的MS-7T1R单元性能与其它结构进行对比，具体为：

(1)如图2所示为本发明实施例所提供的MS-7T1R单元与其它单元写裕度比较数据图，由图2可知：在1.2V电源电压、TT工艺角、25℃的仿真条件下，MS-7T1R和传统6T单元结构的写噪声容限(记为WSNM)比较结果。写噪声容限是用来衡量SRAM单元写能力的指标，更大的值意味着更强的写能力。从图中可以看出，本发明提供的MS-7T1R相对传统6T单元结构提高了写“1”的能力。这是因为本发明所提出结构的底部的一对字单元复用管的写辅助效果，关断的NMOS晶体管N5去除了NMOS晶体管N0的下拉作用以及导通的PMOS晶体管P2提高了KN节点处的电位。

(2)如图3所示为本发明实施例所提供的MS-7T1R单元与其它单元噪声容限比较结果示意图，在25℃，五种不同工艺角条件下，通过对存储单元的某一节点施加扫描电压，利用另一节点的电位变化绘制蝴蝶曲线从而得到存储单元的抗噪声稳定性，由图3可知：MS-7T1R和传统6T单元结构的保持噪声容限(记为HSNM)和读静态噪声容限(记为RSNM)的比较结果。首先对于HSNM而言，由于NMOS晶体管N5在单个字节内的多位复用，相对于传统6T结构的HSNM而言，MS-7T1R的HSNM有些轻微的下降。但是幅度很小，在最大情况下仅为3.7％。其次对于RSNM而言，考虑到RRAM对MS-7T1R单元的影响，MS-7T1R单元的RSNM要分为两种，一种为高阻态RRAM情况，一种为低阻态RRAM情况。在RRAM为高阻态情况时候MS-7T1R单元的RSNM因为读写分离的结构和HSNM一致。而对于传统6T单元结构的RSNM相对HSNM下降严重。在TT工艺角下MS-7T1R单元的RSNM相较于6T单元提升了154％。在RRAM为低阻态情况，MS-7T1R单元的RSNM有所下降，因为这时候RRAM支路的电路流经单元节点。即使这样，相对于传统6T结构而言，在FF工艺角下MS-7T1R单元的RSNM相较于6T单元仍然提升了34.9％。

(3)如图4所示为本发明实施例所提供的MS-7T1R单元与其它单元读延迟比较结果示意图，由图4可知：对于MS-7T1R单元，RRAM高低阻态仍然决定了单元具有不同的读延迟性能。低阻态的RRAM因为提供了RRAM支路电流而改善了读性能。图4显示了25℃，TT工艺角下1000次的读延迟蒙特卡洛结果，MS-7T1R单元在低阻态RRAM情况下相较于高阻态RRAM情况的读延迟提升了13.3％，相较于传统6T单元提升了22.9％。

(4)如图5所示为本发明实施例所提供的MS-7T1R单元与其它单元相比免除非存取单元漏流影响的仿真效果示意图，由图5可知：对于传统8T单元而言，理想情况下当Q节点存储数据为“1”的时候读位线RBL应该保持预充高电位状态。然而，事实上同一列中其它非存取单元可能会影响RBL的放电。因为传统8T的读端口的尾部接地，能形成如图5(a)所示的亚阈值漏电路径。当非存取单元的Q节点数据为“0”的时候，存在亚阈值泄露电流，从而对读造成影响。但是对于如图5(b)所示的MS-7T1R单元读端口，其尾部信号线接可调整的VS。在数据读取时候通过偏置VS在高电位，从而可以消除这些非存取单元的影响。如图5(c)显示了两种结构下对应的读位线放电电压。其中黑色实线代表了MS-7T1R单元RBL在Q节点存储数据为“0”时候的瞬态波形。几条灰色虚线代表了8T单元在Q节点存储数据为“1”时候的受同一列非存取单元泄露电流影响的RBL电压波形。可以看出，RBL在存取单元为“1”的时候仍然被错误地拉低电位，并且随着列集成单元数目的增加，RBL的下降趋势甚至超过了正常Q节点存储数据为“0”时候的瞬态波形。得益于这种可调节的VS，对于MS-7T1R单元而言，如图5(c)几条灰色实线所示，RBL基本保持高电位水平，轻微的下降来自于晶体管的栅电流和结电流。

(5)如图6所示为本发明实施例所提供的MS-7T1R单元与其它单元静态功耗比较结果示意图，通过对各个单元电路在静态时候的工作电流、电压进行积分从而得到各自的静态功耗值，由图6可知：由于传统8T以及提议的MS-7T1R单元均采用读写分离的结构，相应读端口的亚阈值泄露电流在不同数据状态下也是不同的。因此它们的静态功耗分为两种情况，即Q节点数据分别为“0”、“1”的情况。当Q节点数据为“0”时候，读端口端由QB节点控制的晶体管开启，因此这种情况下的静态功耗要比Q节点数据为“1”的时候大。从图6的条形图可以看出，在给出的电压范围内MS-7T1R单元在两种数据情况的静态功耗基本都小于8T单元。且在近似相同的读静态噪声容限条件下6T单元的静态功耗均明显大于8T和MS-7T1R单元。MS-7T1R单元相对于传统6T和8T的功耗减小比例如图散点所示，在数据为“0”、“1”情况下相对8T单元的最大功耗收益分别为8.6％和16.7％；对于传统6T的功耗减小比例在数据为“0”、“1”情况下，分别近似为20％和40％。

(6)如下表1、2所示，显示了MS-7T1R在RRAM两种阻态下的恢复率效果。

表1

表1展示了IOW-7T1R、AVE-7T1R以及本申请的MS-7T1R结构在RRAM为高阻态时候，25℃、考虑工艺波动，1000次的蒙特卡洛恢复率效果。可以看出三种结构在这种情况下的恢复率效果都很可靠，但是对于AVE-7T1R结构，随着电源电压的减小(0.9V时候)恢复率开始受到影响。

表2

表2展示了IOW-7T1R、AVE-7T1R以及本申请的MS-7T1R结构在RRAM为低阻态时候，25℃、考虑工艺波动，1000次的蒙特卡洛恢复率效果。可以看出对于IOW-7T1R结构而言，电源需要在低于一定电压水平(0.95V)下才能保证100％的数据恢复效果。AVE-7T1R结构相对IOW-7T1R提高了恢复效果，可以看出，在复用线电容C＝3.75fF时候，AVE-7T1R结构将IOW-7T1R需要的最低电位提高到了1.05V。但是随着复用数目的增加，这种辅助效果在减弱，当复用线电容C＝15fF时候，AVE-7T1R结构的恢复率甚至低于IOW-7T1R结构。而对于提议的MS-7T1R，由于单位线的设计单元，其恢复情况要分为三种，即最差恢复“1”(Worst-restore“1”，缩写为WR-1)、最差恢复“1”(Worst-restore“0”，缩写为WR-0)和对半数据(Half-restore，缩写为Half)。三种情况下的恢复效果均远远高于前两种设计，仅在“WR-1”情况，在电源电压分别为1.2V、1.15V时候恢复率低于100％。

综上所述，本发明实施例所提供的MS-7T1R单元电路解决了单端SRAM的写“1”问题，以及单边NVM nvSRAM的恢复率问题；同时在结构性能方面，读去耦合的拓扑结构改善了单元的读噪声容限RSNM；低阻态的RRAM提高了存取速度；单独控制的VS信号线消除了数据读取过程中半选单元的泄漏电流影响；单位线的SRAM基础结构同传统6T相比改善了SRAM的静态功耗。

值得注意的是，本发明实施例中未作详细描述的内容属于本领域专业技术人员公知的现有技术。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (4)

1.一种利用多次复用策略的平均7T1R单元电路，其特征在于，所述单元电路包括六个NMOS晶体管和三个PMOS晶体管，六个NMOS晶体管分别记为N0～N5，三个PMOS晶体管分别记为P0～P2；PMOS晶体管P0和NMOS晶体管N0构成一个反向器，PMOS晶体管P1和NMOS晶体管N1构成另一个反向器，且两个反向器形成交叉耦合结构；NMOS晶体管N2作为单边的写传输管，NMOS晶体管N3和N4形成分离的读端口，PMOS晶体管P2和NMOS晶体管N5作为一对复用的互补晶体管，其中：

所述单元电路的写位线WBL与NMOS晶体管N2的源极连接，写字线WWL与NMOS晶体管N2的栅极连接，NMOS晶体管N2的漏极与PMOS晶体管P0的漏极连接；

读位线RBL与NMOS晶体管N4的源极连接，读字线RWL与NMOS晶体管N4的栅极连接，VDD与PMOS晶体管P0和P1的源极连接；

PMOS晶体管P0的漏极与NMOS晶体管N0的漏极连接，并且PMOS晶体管P0的栅极与NMOS晶体管N0的栅极连接；

PMOS晶体管P1的漏极与NMOS晶体管N1的漏极连接，并且PMOS晶体管P1的栅极与NMOS晶体管N1的栅极连接；

PMOS晶体管P0的漏极与PMOS晶体管P1的栅极连接，并且PMOS晶体管P1的漏极与PMOS晶体管P0的栅极连接；

NMOS晶体管N3的栅极与PMOS晶体管P1的漏极连接，并且NMOS晶体管N3的漏极与NMOS晶体管N4的漏极连接；

RRAM忆阻器件的顶端与NMOS晶体管N4的漏极连接，并且RRAM忆阻器件的底端与PMOS晶体管P0的漏极连接；

NMOS晶体管N5的漏极与NMOS晶体管N0的源极以及PMOS晶体管P2的漏极连接，并且NMOS晶体管N5的栅极与PMOS晶体管P2的栅极连接由信号线W-CT控制；

PMOS晶体管P2的源极与NMOS晶体管N3的源极连接由信号线VS控制，NMOS晶体管N5的源极与GND连接。

2.根据权利要求1所述利用多次复用策略的平均7T1R单元电路，其特征在于，

所述PMOS晶体管P2和NMOS晶体管N5被一个字节的多位复用。

3.根据权利要求1所述利用多次复用策略的平均7T1R单元电路，其特征在于，

所述NMOS晶体管N4既作为读操作时的控制管，又作为RRAM器件的阻态控制开关。

4.根据权利要求1所述利用多次复用策略的平均7T1R单元电路，其特征在于，

所述读位线RBL既作为读操作时的预充位线，又作为数据备份和恢复时的控制信号线。

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