CN113921058A - 一种8t2r非易失sram单元电路 - Google Patents

一种8t2r非易失sram单元电路 Download PDF

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CN113921058A
CN113921058A CN202111064230.0A CN202111064230A CN113921058A CN 113921058 A CN113921058 A CN 113921058A CN 202111064230 A CN202111064230 A CN 202111064230A CN 113921058 A CN113921058 A CN 113921058A
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蔺智挺
孙朋
吴秀龙
朱志国
彭春雨
卢文娟
赵强
陈军宁
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Hefei Microelectronics Research Institute Co ltd
Anhui University
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Hefei Microelectronics Research Institute Co ltd
Anhui University
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Abstract

本发明公开了一种8T2R非易失SRAM单元电路，包括两个阻变随机存取存储器RRAM构成的非易失数据存储电路，上方的阻变随机存取存储器UR和下方的阻变随机存取存储器BR；一个N型MOSFET和一个P型MOSFET构成的传输门电路，N型MOSFET记为NT，P型MOSFET记为PT；两个P型MOSFET与两个N型MOSFET构成两个反相器，并且这两个反相器的首尾相连，两个P型MOSFET分别记为左上拉晶体管LUT和右上拉晶体管RUT，两个N型MOSFET分别记为左下拉晶体管LDT和右下拉晶体管RDT，左侧访问晶体管LAT和右侧访问晶体管RAT构成6T‑SRAM的存储单元。该电路在SRAM的读、写和保持能力的基础上，增加了非易失单元RRAM，令SRAM具备掉电数据不丢失和上电数据恢复能力。

Description

一种8T2R非易失SRAM单元电路
技术领域
本发明涉及集成电路设计技术领域，尤其涉及一种8T2R非易失SRAM单元电路。
背景技术
静态随机存取存储器(Static Random Access Memory，缩写为SRAM)作为大多数电子设备集成电路中必不可少的一部分，在片上系统芯片(System on Chip，缩写为SOC)中SRAM的面积约占到整个芯片面积的70％左右，因此SRAM带来的静态功耗问题变得尤为突出。然而SRAM掉电数据丢失的特性限制了其应用场景和超低功耗的性能，阻变随机存取存储器(Resistive Random Access Memory，缩写为RRAM)作为近十几年来新型的存储器件以其非易失、低功耗、集成度高、耐久性高、可3D堆叠和寿命长等优点在替代传统非易失存储器方面具有广阔的前景。
RRAM器件可分为单极性和双极性器件，单极性RRAM通过相位相同电压幅值不同的电压控制器件在不同阻值之间切换；双极性RRAM通过相位相反电压幅值不同的电压控制器件在不同阻值之间进行切换。利用其阻值的大小来存储数据，现阶段对RRAM阻值的控制尚不能稳定在一个较小的范围内，但高阻值和低阻值的窗口可以控制在90kΩ以上，这足以满足存储数据“0”和“1”的要求，另外RRAM器件的阻值波动和写入延时问题限制了其在超高精度存算一体化设备上的应用，因此如何在传统SRAM存储单元的基础上结合RRAM器件，以融合两者的优点成为急需研究的课题。
发明内容
本发明的目的是提供一种8T2R非易失SRAM单元电路，该电路在SRAM的读、写和保持能力的基础上，增加了非易失单元RRAM，令SRAM具备掉电数据不丢失和上电数据恢复能力，提高了SRAM电路的应用场景。
本发明的目的是通过以下技术方案实现的：
一种8T2R非易失SRAM单元电路，所述电路包括：
两个阻变随机存取存储器RRAM构成的非易失数据存储电路，包括上方的阻变随机存取存储器UR与下方的阻变随机存取存储器BR，该非易失数据存储电路称为2R电路；
2R电路与SRAM的存储节点Q由一个N型MOSFET和一个P型MOSFET构成的传输门电路连接，其中N型MOSFET记为NT，P型MOSFET记为PT；
两个P型MOSFET与两个N型MOSFET构成两个反相器，并且这两个反相器的首尾相连，构成双稳态存储单元电路，其中左上方和右上方的P型MOSFET分别记为左上拉晶体管LUT和右上拉晶体管RUT，左下方和右下方的N型MOSFET分别记为左下拉晶体管LDT和右下拉晶体管RDT；
双稳态存储单元电路左侧和右侧的N型MOSFET为存储电路存储节点的访问管，分别记为左侧访问晶体管LAT和右侧访问晶体管RAT；
左上拉晶体管LUT、右上拉晶体管RUT、左下拉晶体管LDT、右下拉晶体管RDT、左侧访问晶体管LAT和右侧访问晶体管RAT构成了双稳态结构的6T-SRAM存储单元；
其中：
电源VDD与左上拉晶体管LUT、右上拉晶体管RUT的源极相连接；
地线VSS与左下拉晶体管LDT、右下拉晶体管RDT的源极相连接；
左上拉晶体管LUT和右上拉晶体管RUT的栅极分别与左下拉晶体管LDT和右下拉晶体管RDT的栅极相连接，且连接节点分别与存储节点QB和Q对应；
左上拉晶体管LUT和右上拉晶体管RUT的漏极分别与左下拉晶体管LDT和右下拉晶体管RDT的漏极相连接，且连接节点分别与存储节点Q和QB对应；
左侧访问晶体管LAT和右侧访问晶体管RAT的源极分别与存储节点Q和QB相连接；
UR的底部电极和BR的顶部电极相连接，连接节点为QZ；UR的顶部电极与2R电路的顶部电极信号控制线TEL相连接，BR的底部电极与2R电路的底部电极信号控制线BEL相连接；
NT和PT的源极与存储节点Q相连接，漏极与节点QZ相连接；NT的栅极与传输门电路的控制信号TGCL信号线相连接，PT的栅极与传输门电路的控制信号TGCL取反信号线相连接；
字线WL与左侧访问晶体管LAT、右侧访问晶体管RAT的栅极相连接，左右两条位线LBL、RBL分别与左侧访问晶体管LAT、右侧访问晶体管RAT的漏极相连。
由上述本发明提供的技术方案可以看出，上述电路在SRAM的读、写和保持能力的基础上，增加了非易失单元RRAM，令SRAM具备掉电数据不丢失和上电数据恢复能力，提高了SRAM电路的应用场景。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明实施例提供的8T2R非易失SRAM单元电路的结构示意图；
图2为本发明实施例所述8T2R非易失SRAM单元电路组成的阵列结构及部分控制电路示意图；
图3为本发明实施例所提供的8T2R非易失SRAM单元电路将SRAM中的数据“0”存入RRAM器件的电路原理图；
图4为本发明实施例所提供的8T2R非易失SRAM单元电路将SRAM中的数据“1”存入RRAM器件的电路原理图；
图5为本发明实施例所提供的8T2R非易失SRAM单元在非易失器件在四种不同初始化状态下数据“0”存入RRAM器件时的电流波形图；
图6为本发明实施例所提供的8T2R非易失SRAM单元在非易失器件在四种不同初始化状态下数据“1”存入RRAM器件时的电流波形图；
图7为本发明实施例所提供的8T2R非易失SRAM单元将非易失RRAM器件中的数据恢复到SRAM中的电路原理图；
图8为本发明实施例所提供的8T2R非易失SRAM单元在非易失RRAM器件的初始状态均为低阻态时，从数据存入2R电路到数据恢复的波形示意图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，这并不构成对本发明的限制。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
如图1所示为本发明实施例提供的8T2R非易失SRAM单元电路的结构示意图，8T2R中的“T”和“R”分别表示金属氧化物半导体场效应晶体管(Metal-Oxide-SemiconductorField-Effect Transistor，缩写为MOSFET)和阻变随机存取存储器(RRAM)，所述电路包括：
两个阻变随机存取存储器RRAM构成的非易失数据存储电路，包括上方的阻变随机存取存储器(Upper RRAM，缩写为UR)与下方的阻变随机存取存储器(Below RRAM，缩写为BR)，非易失数据存储电路称为2R电路；具体实现中，本实施例采用的是双极性RRAM，当顶部电极(Top Electrode)和底部电极(Bottom Electrode)之间的电压VTB大于RRAM的SET电压(VSET)时，阻值从高阻态(High Resistance State，HRS)转变为低阻态(Low ResistanceState，LRS)；当VTB小于RRAM的RESET电压(VRESET)时，阻值从LRS转变为HRS；
在图1中2R电路与SRAM的存储节点Q由一个N型MOSFET和一个P型MOSFET构成的传输门电路连接，其中N型MOSFET记为NT，P型MOSFET记为PT；
两个P型MOSFET与两个N型MOSFET构成两个反相器，并且这两个反相器的首尾相连，构成双稳态存储单元电路，其中左上方和右上方的P型MOSFET分别记为左上拉晶体管(Left Pull-Up Transistor，缩写为LUT)和右上拉晶体管(Right Pull-Up Transistor，缩写RUT)，左下方和右下方的N型MOSFET分别记为左下拉晶体管(Left Pull-DownTransistor，缩写为LDT)和右下拉晶体管(Right Pull-Down Transistor，缩写为RDT)；
双稳态存储单元电路左侧和右侧的N型MOSFET为存储电路存储节点的访问管，分别记为左侧访问晶体管(Left Access Transistor，缩写为LAT)和右侧访问晶体管(RightAccess Transistor，缩写为RAT)；
左上拉晶体管LUT、右上拉晶体管RUT、左下拉晶体管LDT、右下拉晶体管RDT、左侧访问晶体管LAT和右侧访问晶体管RAT构成了双稳态结构的6T-SRAM存储单元；
其中：
电源VDD与左上拉晶体管LUT、右上拉晶体管RUT的源极相连接；
地线VSS与左下拉晶体管LDT、右下拉晶体管RDT的源极相连接；
左上拉晶体管LUT和右上拉晶体管RUT的栅极分别与左下拉晶体管LDT和右下拉晶体管RDT的栅极相连接，且连接节点分别与存储节点QB和Q对应；
左上拉晶体管LUT和右上拉晶体管RUT的漏极分别与左下拉晶体管LDT和右下拉晶体管RDT的漏极相连接，且连接节点分别与存储节点Q和QB对应；
左侧访问晶体管LAT和右侧访问晶体管RAT的源极分别与存储节点Q和QB相连接；
UR的底部电极和BR的顶部电极相连接，连接节点为QZ；UR的顶部电极与2R电路的顶部电极信号线(Top Electrode Line，缩写为TEL)相连接，BR的底部电极与2R电路的底部电极信号线(Bottom Electrode Line，缩写为BEL)相连接；
NT和PT的源极与存储节点Q相连接，漏极与节点QZ相连接；NT的栅极与传输门电路的控制信号线(Transmission Gate Control Signal Line，缩写为TGCL)相连接，PT的栅极与
Figure BDA0003257714430000051
相连接；
字线(Word Line，缩写为WL)与左侧访问晶体管LAT、右侧访问晶体管RAT的栅极相连接，左位线(Left Bit Line，缩写为LBL)、右位线(Right Bite Line，缩写为RBL)分别与LAT、RAT的漏极相连。
基于上述电路结构，在进行存储操作时：
将反相器存储节点中的数据写入2R电路中，此时字线WL为低电平，TGCL为高电平；
若存储节点Q中的数据为“0”，则存“0”操作如下：
第一步，2R电路两端的控制线TEL和BEL置为高电平，2R电路中的节点QZ在存储节点Q的作用下为低电平，此时UR被SET操作，阻态转变为低阻态LRS；BR被RESET操作，阻态转变为高阻态HRS；
第二步，2R电路两端的控制线TEL和BEL置为低电平，2R电路中的节点QZ在存储节点Q的作用下为低电平，此时UR的阻态不发生转变，仍保持为低阻态LRS；BR的阻态不发生转变，仍保持为高阻态HRS，存“0”操作完成；
若存储节点Q中的数据为“1”，则存“1”操作如下：
第一步，2R电路中的两个RRAM，即UR和BR不发生阻态改变；
第二步，2R电路中的UR转变为高阻态HRS，BR转变为低阻态LRS，存“1”操作完成；
其中，当2R电路中的UR为低阻态LRS，BR为高阻态HRS时，表示存储数据为“0”；当2R电路中的UR为高阻态HRS，BR为低阻态LRS时，表示存储数据为“1”。
另外，基于所述电路进行恢复操作时：
此时控制线TEL被置为低电平，控制线BEL被置为高电平，传输门电路的控制信号TGCL信号线为高电平，存储节点Q和QB为高阻态HRS；
当2R电路存储的数据为“0”时，UR为低阻态LRS，BR为高阻态HRS，则节点QZ上的电压为VRESET/11，VRESET为RRAM的RESET电压；该电压经过NT和PT构成的传输门电路后作用在存储节点Q上，使右上拉晶体管RUT导通，RDT关断；随后电源VDD作用在左上拉晶体管LUT和右上拉晶体管RUT的源极，存储节点QB被RUT上拉为高电平，则左上拉晶体管LUT关断，RDT导通，存储节点Q被RDT下拉为低电平；
恢复成功后，TGCL信号线置为低电平，所述电路可进行正常的SRAM读写保持操作；
在进行写操作时，假设对所述电路进行写“1”操作，则TGCL信号线为低电平，字线WL为高电平，写电路使能将左侧位线LBL置为高电平，右侧位线RBL置为低电平，此时存储节点Q、QB在左右侧位线LBL和RBL的电压作用下置为高电平和低电平，同时由左上拉晶体管LUT、右上拉晶体管RUT、左下拉晶体管LDT和右下拉晶体管RDT构成的双稳态结构进一步将存储节点Q的高电平和存储节点QB的低电平稳定下来，写“1”操作完成；
在进行读操作时，TGCL信号线为低电平，假设所述电路中存储的数据为“1”，首先将LBL与RBL预充到高电平，再将WL置为高电平，此时LBL被存储节点Q的高电平维持为高电平，RBL被存储节点QB置为低电平；从而将单元中存储节点的电压读取到位线上，预读“1”操作完成；
在进行保持操作时，TGCL信号线为低电平，字线WL为低电平，存储数据将在两个反相器组成的双稳态结构作用下稳定的保存在存储节点中。
具体实现中，可以利用所述电路组成阵列结构，如图2所示为本发明实施例所述8T2R非易失SRAM单元电路组成的阵列结构及部分控制电路示意图，其中：
所述阵列结构一列中的所有SRAM单元电路中的左侧访问晶体管LAT的漏极连接到阵列的左侧位线LBL上，RAT的漏极连接到阵列的右侧位线RBL上；NT的栅极连接到阵列的TGCL信号线上，PT的栅极连接到阵列的TGCL取反信号线上；
控制线TEL和BEL分别连接一个三态非门，其中：
两个三态非门的使能端相连构成一列控制线TEL和BEL上信号的使能端EN，连接控制线TEL的三态非门的输入端为TE，连接控制线BEL的三态非门的输入端为BE。
利用上述阵列结构在进行读写、存储、恢复操作时，如下表1所示为存储器阵列操作的真值表：
表1
Figure BDA0003257714430000061
Figure BDA0003257714430000071
值得注意的是，本发明实施例中未作详细描述的内容属于本领域专业技术人员公知的现有技术。
为了更加清晰地展现出本发明所提供的技术方案及所产生的技术效果，下面结合附图对本发明实施例所述电路进行详细描述，具体包括：
如图3所示为本发明实施例所提供的8T2R非易失SRAM单元电路将SRAM中的数据“0”存入RRAM器件的电路原理图，存“0”操作Step 1中iUR、iBR分别表示UR、BR上的电流，对应的浅灰色带箭头虚线和深灰色虚线表明了电流方向，如图3中第二步电路图显示的，此时2R电路中的两个RRAM器件由于TEL、BEL和节点Q的电压为“0”，因此2R电路中的两个RRAM均保持为第一步的阻态。
如图4所示为本发明实施例所提供的8T2R非易失SRAM单元电路将SRAM中的数据“1”存入RRAM器件的电路原理图，第一步电路图显示的，此时2R电路中的两个RRAM器件由于TEL、BEL和节点Q的电压为“1”，因此2R电路中的两个RRAM均保持为初始的阻态。
如图5所示为本发明实施例所提供的8T2R非易失SRAM单元在非易失器件在四种不同初始化状态下数据“0”存入RRAM器件时的电流波形图，如图6所示为本发明实施例所提供的8T2R非易失SRAM单元在非易失器件在四种不同初始化状态下数据“1”存入RRAM器件时的电流波形图，其中的(a)为TEL、BEL的电压信号波形，(b)、(c)、(d)、(e)分别展示了在2R电路中的UR和BR的初始化状态分别为LRS和LRS、LRS和HRS、HRS和LRS、HRS和HRS的情况下，8T2R非易失存储单元电路中2R电路的存“0”操作、存“1”操作的仿真波形图。图5中的(b)、(c)、(d)、(e)灰色曲线为BR中的电流波形，黑色曲线为UR中的电流波形；灰色虚线框中的BR的电流波形表明BR被RESET为HRS，黑色虚线框中的UR的电流波形表明UR被SET为LRS。图6中的(b)、(c)、(d)、(e)图中灰色曲线为BR中的电流波形，黑色曲线为UR中的电流波形；灰色虚线框中的BR的电流波形表明BR被SET为LRS，黑色虚线框中的UR的电流波形表明UR被RESET为HRS。
如图7所示为本发明实施例所提供的8T2R非易失SRAM单元将非易失RRAM器件中的数据恢复到SRAM中的电路原理图，图7中TEL为低电平，BEL为高电平，TGCL为高电平，VDD_4T在2R电路工作一段时间后变为高电平，同时TGCL被置为低电平。
如图8所示为本发明实施例所提供的8T2R非易失SRAM单元在非易失RRAM器件的初始状态均为LRS时，从数据存入2R电路到数据恢复的波形示意图，从图8中的初始状态Q＝0和Q＝1时，其上的电压变化显示了8T2R非易失SRAM单元完成了数据的保存与恢复。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。本文背景技术部分公开的信息仅仅旨在加深对本发明的总体背景技术的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。

Claims (4)

1.一种8T2R非易失SRAM单元电路，其特征在于，所述电路包括：
两个阻变随机存取存储器RRAM构成的非易失数据存储电路，包括上方的阻变随机存取存储器UR与下方的阻变随机存取存储器BR，该非易失数据存储电路称为2R电路；
2R电路与SRAM的存储节点Q由一个N型MOSFET和一个P型MOSFET构成的传输门电路连接，其中N型MOSFET记为NT，P型MOSFET记为PT；
两个P型MOSFET与两个N型MOSFET构成两个反相器，并且这两个反相器的首尾相连，构成双稳态存储单元电路，其中左上方和右上方的P型MOSFET分别记为左上拉晶体管LUT和右上拉晶体管RUT，左下方和右下方的N型MOSFET分别记为左下拉晶体管LDT和右下拉晶体管RDT；
双稳态存储单元电路左侧和右侧的N型MOSFET为存储电路存储节点的访问管，分别记为左侧访问晶体管LAT和右侧访问晶体管RAT；
左上拉晶体管LUT、右上拉晶体管RUT、左下拉晶体管LDT、右下拉晶体管RDT、左侧访问晶体管LAT和右侧访问晶体管RAT构成了双稳态结构的6T-SRAM存储单元；
其中：
电源VDD与左上拉晶体管LUT、右上拉晶体管RUT的源极相连接；
地线VSS与左下拉晶体管LDT、右下拉晶体管RDT的源极相连接；
左上拉晶体管LUT和右上拉晶体管RUT的栅极分别与左下拉晶体管LDT和右下拉晶体管RDT的栅极相连接，且连接节点分别与存储节点QB和Q对应；
左上拉晶体管LUT和右上拉晶体管RUT的漏极分别与左下拉晶体管LDT和右下拉晶体管RDT的漏极相连接，且连接节点分别与存储节点Q和QB对应；
左侧访问晶体管LAT和右侧访问晶体管RAT的源极分别与存储节点Q和QB相连接；
UR的底部电极和BR的顶部电极相连接，连接节点为QZ；UR的顶部电极与2R电路的顶部电极信号控制线TEL相连接，BR的底部电极与2R电路的底部电极信号控制线BEL相连接；
NT和PT的源极与存储节点Q相连接，漏极与节点QZ相连接；NT的栅极与传输门电路的控制信号TGCL信号线相连接，PT的栅极与传输门电路的控制信号TGCL取反信号线相连接；
字线WL与左侧访问晶体管LAT、右侧访问晶体管RAT的栅极相连接，左右两条位线LBL、RBL分别与左侧访问晶体管LAT、右侧访问晶体管RAT的漏极相连。
2.根据权利要求1所述8T2R非易失SRAM单元电路，其特征在于，基于所述电路进行存储操作时：
将反相器存储节点中的数据写入2R电路中，此时字线WL为低电平，传输门电路的控制信号TGCL信号线为高电平；
若存储节点Q中的数据为“0”，则存“0”操作如下：
第一步，2R电路两端的控制线TEL和BEL置为高电平，2R电路中的节点QZ在存储节点Q的作用下为低电平，此时UR被SET操作，阻态转变为低阻态LRS；BR被RESET操作，阻态转变为高阻态HRS；
第二步，2R电路两端的控制线TEL和BEL置为低电平，2R电路中的节点QZ在存储节点Q的作用下为低电平，此时UR的阻态不发生转变，仍保持为低阻态LRS；BR的阻态不发生转变，仍保持为高阻态HRS，存“0”操作完成；
若存储节点Q中的数据为“1”，则存“1”操作如下：
第一步，2R电路中的两个RRAM，即UR和BR不发生阻态改变；
第二步，2R电路中的UR转变为高阻态HRS，BR转变为低阻态LRS，存“1”操作完成；
其中，当2R电路中的UR为低阻态LRS，BR为高阻态HRS时，表示存储数据为“0”；当2R电路中的UR为高阻态HRS，BR为低阻态LRS时，表示存储数据为“1”。
3.根据权利要求1所述8T2R非易失SRAM单元电路，其特征在于，基于所述电路进行恢复操作时：
此时控制线TEL被置为低电平，控制线BEL被置为高电平，传输门电路的控制信号TGCL信号线为高电平，存储节点Q和QB为高阻态HRS；
当2R电路存储的数据为“0”时，UR为低阻态LRS，BR为高阻态HRS，则节点QZ上的电压为VRESET/11，VRESET为RRAM的RESET电压；该电压经过NT和PT构成的传输门电路后作用在存储节点Q上，使右上拉晶体管RUT导通，右下拉晶体管RDT关断；随后电源VDD作用在左上拉晶体管LUT和右上拉晶体管RUT的源极，存储节点QB被右上拉晶体管RUT上拉为高电平，则左上拉晶体管LUT关断，右下拉晶体管RDT导通，存储节点Q被右下拉晶体管RDT下拉为低电平；
恢复成功后，TGCL信号线置为低电平，所述电路可进行正常的SRAM读写保持操作；
在进行写操作时，假设对所述电路进行写“1”操作，则TGCL信号线为低电平，字线WL为高电平，写电路使能将左侧位线LBL置为高电平，右侧位线RBL置为低电平，此时存储节点Q、QB在左右侧位线LBL和RBL的电压作用下置为高电平和低电平，同时由左上拉晶体管LUT、右上拉晶体管RUT、左下拉晶体管LDT和右下拉晶体管RDT构成的双稳态结构进一步将存储节点Q的高电平和存储节点QB的低电平稳定下来，写“1”操作完成；
在进行读操作时，TGCL信号线为低电平，假设所述电路中存储的数据为“1”，首先将LBL与RBL预充到高电平，再将WL置为高电平，此时LBL被存储节点Q的高电平维持为高电平，RBL被存储节点QB置为低电平；从而将单元中存储节点的电压读取到位线上，预读“1”操作完成；
在进行保持操作时，TGCL信号线为低电平，字线WL为低电平，存储数据将在两个反相器组成的双稳态结构作用下稳定的保存在存储节点中。
4.根据权利要求1所述8T2R非易失SRAM单元电路，其特征在于，利用所述电路组成阵列结构，其中：
所述阵列结构一列中的所有SRAM单元电路中的左侧访问晶体管LAT的漏极连接到阵列的左侧位线LBL上，右侧访问晶体管RAT的漏极连接到阵列的右侧位线RBL上；NT的栅极连接到阵列的TGCL信号线上，PT的栅极连接到阵列的TGCL取反信号线上；
控制线TEL和BEL分别连接一个三态非门，其中：
两个三态非门的使能端相连构成一列控制线TEL和BEL上信号的使能端EN，连接控制线TEL的三态非门的输入端为TE，连接控制线BEL的三态非门的输入端为BE。
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