CN114596907A - 一种可用于训练的忆阻器阵列系统 - Google Patents

一种可用于训练的忆阻器阵列系统 Download PDF

Info

Publication number
CN114596907A
CN114596907A CN202210183075.2A CN202210183075A CN114596907A CN 114596907 A CN114596907 A CN 114596907A CN 202210183075 A CN202210183075 A CN 202210183075A CN 114596907 A CN114596907 A CN 114596907A
Authority
CN
China
Prior art keywords
memristor
reading
data
memristor array
array
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210183075.2A
Other languages
English (en)
Inventor
薛晓勇
郭之望
姜婧雯
黄晓丽
赵晨阳
方晋北
陈德扬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fudan University
Original Assignee
Fudan University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fudan University filed Critical Fudan University
Priority to CN202210183075.2A priority Critical patent/CN114596907A/zh
Publication of CN114596907A publication Critical patent/CN114596907A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明属于存储器技术领域，具体为一种可用于训练的忆阻器阵列系统。本发明系统包括：WL与BL寄存器，输入驱动，用于存储数据信息的忆阻器阵列，将忆阻器阵列输出的模拟信号转换为数字信号模数转换器，用于对ADC输出的数字信号进行处理的移位加法器。忆阻器双向读取方法，包括：（1）正向读取，固定SL为高压，通过BL所加电压来选中存储单元，对应于正向传播计算过程；（2）反向读取，改变存储单元两端所加电压，固定BL为高压，通过SL所加电压来选中存储单元。本发明在完全不改变和增加阵列单元结构的前提下，完全不降低阻变存储单元的双向读取速度和裕度，极大地降低忆阻器读操作耗时，实现双向读操作。

Description

一种可用于训练的忆阻器阵列系统
技术领域
本发明属于存储器技术领域，具体涉及一种可用于训练的忆阻器阵列系统。
背景技术
随着大数据时代的到来，工艺节点不断缩小，存储器件占比日渐增大。易失性存储器，为了保持存储的数据不丢失，在断电情况下，仍然需要给存储器提供电源信号，这会导致额外的较大的单元漏电功耗。RRAM（Resistive Random Access Memory，忆阻器）是一种基于忆阻器件工作原理的新型非易失存储器。忆阻器具有结构简单，与现有 CMOS 工艺兼容，高微缩性，多值存储，易于 3D 集成等优点，作为非易失性存储器，忆阻器在断电之后仍能保持数据，因而会有较小的单元漏电功耗。
忆阻器（单元）是一种两端器件，其工作机理是在利用导电细丝的形成和断裂表现出低高阻态。通过在忆阻器两端加上不同电压，可实现忆阻器的不同操作模式。常见操作为写入操作和读取操作。
在对忆阻器进行写操作时，通过在忆阻器两个极板上施加不同极性的电压，可实现忆阻器在不同状态间的转换。其中，阻变层由低阻态向高阻态变化称为复位操作或擦除操作(RESET)，由高阻态向低阻态变化称为置位操作或编程操作(SET)。通常，刚制备的RRAM器件缺陷很少，其初始状态呈现高阻态（HRS，high resistance state）。在 RRAM 正常编程之前需要进行高压操作激活 RRAM，这个操作称为形成操作(Forming)。
在对忆阻器进行读操作时，当忆阻器上下极板压差为正值时，根据读出的电流大小，可以判断出此时存储单元存储值为高阻态或者低阻态。
以一个1T1R的忆阻器的结构为例，对于读出情况，当在SL和BL上添加差值大于MOS管阈值的电压，如BL上为高电压VREAD，SL上为低电平0或者两者相反时，将会在SL和BL上产生由RRAM状态决定的电流。RRAM为高阻态，即对应0时，产生电流为低值，结果对应0，RRAM为低阻态，即对应1时，产生电流为高值，结果对应1。
在传统的双向读取的方式下，由于忆阻器单元本身的特性会导致裕量和速度上的损失，该影响主要体现在反向读取的过程中。对于传统的正向读，通过在SL上增加低电平0，由BL的高电平来选取读特定存储单元的数据，由于BL线上由RRAM将其与MOS管隔开，SL线上为低电平，因此避免了衬偏效应的产生；对于传统的反向读，对于选中的存储单元，需要在BL线上增加低电平0，在SL线上添加高电平，由于SL与MOS管之间没有其他器件阻隔，MOS管的源端会直接接高电平，此情况下将会因MOS管的特性产生衬偏效应，从而导致MOS管开关阈值电压变化，影响整个存储单元的反向读的速度和裕量变化，导致其与正向读的耗时不同。
发明内容
本发明的目的是提供一种可用于训练的忆阻器阵列系统，以避免衬偏效应的产生，提高反向读的速度和裕度，减少整个电路的耗时，提高电路的稳定性。
本发明第一方面，提供一种用于训练的忆阻器（单元）阵列系统，具体包括：
WL与BL寄存器，用于存储从片上或者外部传入的BL和WL阵列；
输入驱动，将寄存器中的数据通过驱动以高低电平的方式输入到忆阻器阵列中，从而完成读取或者写入功能；
忆阻器阵列（存储器阵列），用于存储数据信息，并根据输入将内部存储信息以电流形式输出；
ADC，模数转换器，将忆阻器阵列输出的模拟信号转换为数字信号；
移位加法器，对ADC输出的数字信号进行处理，完成运算，实现存算一体。
可选地，移位加法器中包括移位寄存器，以及全加器阵列。
可选地，忆阻器阵列（存储器阵列）结构中包括电源线、位线、子线和存储单元。
本发明第二方面，提供一种基于上述忆阻器阵列系统的用于训练的忆阻器双向读取方法，具体步骤为：
（1）片上或者外部将输入数据传送到所述忆阻器阵列系统；
（2）WL与BL寄存器获得数据后，经过输入驱动后，在忆阻器阵列对应BL或WL线上添加电压，对忆阻器阵列内数据进行计算读取；其中：
（2.1）对于正向读，这里保留传统的正向读方案，即固定SL线上为低电压，由BL线上电压来选中读取忆阻器单元，0为选取，1为不选取；在每条SL上输出该列BL向量与该列忆阻器内数据的乘积之和，即ISL；
各列ISL流入外部ADC和移位加法器中，参与计算；
（2.2）对于反向读，这里采用优化后的反向读方案，即固定BL线上为高电压，由SL线上电压来选中读取忆阻器单元，0为选取，1为不选取；在每条BL上输出该列SL向量与该列忆阻器内数据的乘积之和，即IBL；
各列IBL流入外部ADC和移位加法器中，参与计算。
本发明在进行忆阻器读取操作时，正向读对应于正向传播过程计算，反向读对应于反向传播运算，该双向读取方式可用于优化存内计算阵列方案。
通过以上方法，在BL上增加高电平，由SL的低电平来选取读特定存储单元的数据，由于BL线上由RRAM将其与MOS管隔开，SL线上为低电平，因此避免了衬偏效应的产生，从而提高了反向读的速度和裕度，进而减少了整个电路的耗时，提高了电路的稳定性。
附图说明
附图是用来提供对本申请实施例的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本申请实施例，但并不构成对本申请实施例的限制。
图 1 为现有技术中的正向读和反向读在1T1R的阻变寄存器中的电压操作示意图。
图 2 为现有技术中传统的双向读取方式由于选取方式不同导致的裕度和速度的对比。
图 3 为本发明优选实施例提供的双向读取方法的忆阻器电路系统整体结构框图。
图 4 为本发明优选实施例提供的针对1T1R忆阻器的双向读取的方案。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行进一部描述，应当理解的是，此处所描述的具体实施方式仅用于说明和解释本申请实施例，并不用于限制本申请实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。
需要说明的是，本申请各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本申请要求的保护范围之内。
图 1 为现有技术中的正向读和反向读在1T1R的阻变寄存器中的电压操作示意图。其由BL，WL，RRAM，MOS管组成，由RRAM的高低阻态的形式存储1bit数据。对于正向读取，采用在SL上常置低电平0，调整BL线上电压，高电平VREAD时输出由RRAM阻态决定的电流ISL。对于反向读取，采用在BL上常置低电平0，调整SL线上电压，高电平VREAD时输出由RRAM阻态决定的电流IBL。这里可以看到反向读的过程中，SL上为高电压VREAD，且与MOS管的连接中没有其他的器件，这会导致MOS管产生衬偏效应，从而引起阈值电压的升高，从而导致了速度和裕度的损失。
图 2 为现有技术中传统的双向读取方式由于选取方式不同导致的裕度和速度的对比。其中，传统方法下的反向读速度为正向读的33%，裕量为正向读的80%。
图 3 为本申请优选实施例提供的双向读取方法的忆阻器电路系统整体结构框图。包括了：WL与BL寄存器，输入驱动，忆阻器阵列，模数转换器，移位加法器。
图 4 为本申请优选实施例提供的针对1T1R忆阻器的双向读取的方案。其方法的实施主要包括了以下的步骤：
步骤1，将SL线上电压置为低电平0；
步骤2，将BL线上电压置为高电平VREAD；
步骤3，读取SL线上输出的电流ISL，电流的大小表征了存储器的存储数据；这是正向读；
步骤4，将BL线上电压置为高电平VREAD；
步骤5，将SL线上电压置为低电平0；
步骤6，读取BL线上输出的电流IBL，电流的大小表征了存储器的存储数据；这是反向读。
综上所述，本发明为提高忆阻器数据反向读取时的速度和裕度，提供一种可用于训练的忆阻器电路的双向读取方法，改变了在双向读取中反向读所使用的选取单元的方法。传统的反向读通过读取存储数据时在SL线上添加了高电平导致了衬偏效应，从而使整个电路的速度和裕度下降。本发明的反向读则通过在BL上增加高电平，由SL的低电平来选取读特定存储单元的数据，由于BL线上由RRAM将其与MOS管隔开，SL线上为低电平，因此避免了衬偏效应的产生，从而提高了反向读的速度和裕度，进而减少了整个存算一体电路的耗时，提高了电路的稳定性。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (5)

1.一种可用于训练的忆阻器阵列系统，其特征在于，包括：
WL与BL寄存器，用于存储从片上或者外部传入的BL和WL阵列；
输入驱动，将寄存器中的数据通过驱动以高低电平的方式输入到忆阻器阵列中，从而完成读取或者写入功能；
忆阻器阵列，用于存储数据信息，并根据输入将内部存储信息以电流形式输出；
ADC，模数转换器，将忆阻器阵列输出的模拟信号转换为数字信号；
移位加法器，对ADC输出的数字信号进行处理，完成运算，实现存算一体。
2.根据权利要求1所述的忆阻器阵列系统，其特征在于，所述移位加法器中包括移位寄存器，以及全加器阵列。
3.根据权利要求1所述的忆阻器阵列系统，其特征在于，所述忆阻器阵列结构中包括电源线、位线、子线和存储单元。
4.一种基于权利要求1-3之一所述忆阻器阵列系统的可用于训练的忆阻器双向读取方法，其特征在于，具体步骤为：
（1）片上或者外部将输入数据传送到所述忆阻器阵列系统；
（2）WL与BL寄存器获得数据后，经过输入驱动后，在忆阻器阵列对应BL或WL线上添加电压，对忆阻器阵列内数据进行计算读取；其中：
（2.1）对于正向读，保留传统的正向读方案，即固定SL线上为低电压，由BL线上电压来选中读取忆阻器单元，0为选取，1为不选取；在每条SL上输出该列BL向量与该列忆阻器内数据的乘积之和，即ISL；
各列ISL流入外部ADC和移位加法器中，参与计算；
（2.2）对于反向读，采用优化后的反向读方案，即固定BL线上为高电压，由SL线上电压来选中读取忆阻器单元，0为选取，1为不选取；在每条BL上输出该列SL向量与该列忆阻器内数据的乘积之和，即IBL；
各列IBL流入外部ADC和移位加法器中，参与计算。
5.根据权利要求4所述忆阻器双向读取方法，其特征在于，在进行忆阻器读取操作时，正向读对应于正向传播过程计算，反向读对应于反向传播运算。
CN202210183075.2A 2022-02-28 2022-02-28 一种可用于训练的忆阻器阵列系统 Pending CN114596907A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210183075.2A CN114596907A (zh) 2022-02-28 2022-02-28 一种可用于训练的忆阻器阵列系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210183075.2A CN114596907A (zh) 2022-02-28 2022-02-28 一种可用于训练的忆阻器阵列系统

Publications (1)

Publication Number Publication Date
CN114596907A true CN114596907A (zh) 2022-06-07

Family

ID=81816032

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210183075.2A Pending CN114596907A (zh) 2022-02-28 2022-02-28 一种可用于训练的忆阻器阵列系统

Country Status (1)

Country Link
CN (1) CN114596907A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116151343A (zh) * 2023-04-04 2023-05-23 荣耀终端有限公司 数据处理电路和电子设备
CN116185338A (zh) * 2023-04-23 2023-05-30 中国人民解放军国防科技大学 基于忆阻器的乘法器

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116151343A (zh) * 2023-04-04 2023-05-23 荣耀终端有限公司 数据处理电路和电子设备
CN116151343B (zh) * 2023-04-04 2023-09-05 荣耀终端有限公司 数据处理电路和电子设备
CN116185338A (zh) * 2023-04-23 2023-05-30 中国人民解放军国防科技大学 基于忆阻器的乘法器

Similar Documents

Publication Publication Date Title
US8559253B2 (en) Variable-resistance memory device with charge sharing that discharges pre-charge voltage of a selected bit line to share charge with unselected bit lines
US7852665B2 (en) Memory cell with proportional current self-reference sensing
JP4499740B2 (ja) 記憶素子、メモリ回路、半導体集積回路
US8379430B2 (en) Memory device and method of reading memory device
CN114596907A (zh) 一种可用于训练的忆阻器阵列系统
JP2004103174A (ja) 半導体記憶装置
JP2010182353A (ja) 半導体記憶装置とその読み出し方法
US8238138B2 (en) Semiconductor memory device and its operation method
KR102515463B1 (ko) 비휘발성 메모리 장치와, 이의 리드 및 라이트 방법
JP2014086125A (ja) 抵抗式メモリのためのセンスアンプ内の書き込みドライバ及びその動作方法
US10964376B2 (en) Nonvolatile memory apparatus, write method of the nonvolatile memory apparatus, and system using the nonvolatile memory apparatus
JP6389843B2 (ja) 抵抗変化型メモリ装置およびそのセンス回路
TW201835907A (zh) 非揮發性半導體記憶裝置
TW202008353A (zh) 記憶裝置以及驅動寫入電流的方法
CN105931665B (zh) 一种相变存储器读出电路及方法
CN114694727A (zh) 非易失性存储单元数据读取方法及存内计算数据读取方法
JP2004355670A (ja) 不揮発性半導体記憶装置、その書き込み・リセット方法、及び、その読み出し方法
KR102405521B1 (ko) 강유전체 메모리 장치 및 이의 리드/라이트 방법
US11443801B2 (en) Semiconductor memory apparatus for preventing disturbance
US11527276B2 (en) Semiconductor storage device
CN115424647A (zh) 一种rram阵列的读取电路及读取方法
JP2020155168A (ja) 半導体記憶装置
US11581041B2 (en) Nonvolatile memory apparatus performing consecutive access operations and an operation method of the nonvolatile memory apparatus
US11915752B2 (en) Resistive memory with enhanced redundancy writing
CN218585646U (zh) 多比特阻变式随机存储器写入电路及存储器装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination