CN115424647A - 一种rram阵列的读取电路及读取方法 - Google Patents
一种rram阵列的读取电路及读取方法 Download PDFInfo
- Publication number
- CN115424647A CN115424647A CN202211155763.4A CN202211155763A CN115424647A CN 115424647 A CN115424647 A CN 115424647A CN 202211155763 A CN202211155763 A CN 202211155763A CN 115424647 A CN115424647 A CN 115424647A
- Authority
- CN
- China
- Prior art keywords
- rram
- voltage
- bit line
- reading
- source line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 28
- 230000003321 amplification Effects 0.000 claims abstract description 29
- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 29
- 230000003071 parasitic effect Effects 0.000 claims description 22
- 230000005669 field effect Effects 0.000 claims description 18
- 239000003990 capacitor Substances 0.000 claims description 9
- 230000009471 action Effects 0.000 claims description 3
- 230000006386 memory function Effects 0.000 claims description 3
- 230000015654 memory Effects 0.000 abstract description 10
- 230000006870 function Effects 0.000 abstract description 3
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 238000007599 discharging Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 230000007246 mechanism Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000004590 computer program Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Abstract
本发明涉及一种RRAM阵列读取电路及读取方法，属于半导体存储器技术领域，解决了现有技术中参考单元使RRAM芯片面积变大，成本变高，功耗较大，RRAM可靠性差的问题。一种RRAM阵列读取电路包括：RRAM阵列，字线控制单元，位线源线控制单元，多路复用选择器，放大反相单元；RRAM阵列中每个RRAM单元的源线均用于输入读取电压；每个字线连接字线控制单元；字线控制单元和位线源线控制单元用于对外界输入信号进行译码；多路复用选择器，用于对阵列中要读取单元的输出电压信号进行选择，并传输到放大反相单元；放大反相单元有若干路，用于检测放大电压差异，并转换为信号0/1输出RRAM存储的数据。本发明实现了无需参考单元，节省芯片面积，降低功耗，缩减成本的功能。
Description
技术领域
本发明涉及半导体存储器技术领域，尤其涉及一种RRAM阵列的读取电路及读取方法。
背景技术
阻变存储器(RRAM)，又称为忆阻器，是一种新型的非易失性随机存储器。它的结构非常简单，兼容标准CMOS工艺，具有工作电压低，读写速度快，功耗低等特点。其存储信息单元是由一种或多种金属氧化物来实现的可变电阻。在不同的写入电压下，RRAM表现出两种阻态：高阻态和低阻态，例如100KΩ和10KΩ。
当我们通过施加写入电压，可以将RRAM的阻态变为高阻态或低阻态，存储信息“0”或“1”。存储信息读取是将RRAM的阻值状态(高阻态和低阻态)转化为外部电路可以识别的电流信号或者电压信号。通常，一个存储单元的信号读取较为麻烦，需要有专门的读取电路。
现有的一种RRAM的读取电路原理图如图4所示，由一些电流灵敏放大器或者电压灵敏放大器来进行读取。原理就是存储单元的SL线上加一个较小的读取电压Vr，这个读取电压Vr需要小于写入电压，防止读取电压改变RRAM的阻值状态，从而破环了存储在里面的信息。此时根据RRAM存储单元的阻值状态，位线上会产生不同大小的电流信号。这种现有的RRAM读取方法需要有一个参考单元，参考单元的RRAM阻态可以设定为一个固定的阻态，例如设定为高阻态或者低阻态。当对存储单元施加读取电压Vr的同时，对参考单元施加同样的读取电压Vr。灵敏放大器的输入阻抗较大，它感测到两者BL上的电压信号，通过比较放大等一系列电路，原本存储单元中的信息被读取出来。
虽然上述现有的读取方法能成功实现对RRAM存储单元的读取功能，但是存在着一些缺点：首先是必须要有一个参考单元用于帮助实现感测放大的功能，这个参考单元使得RRAM的版图面积变大，会导致芯片面积变大，成本变高，其他的外围电路和阵列使用面积变得紧张。同样地，这个参考单元的存在，每次读取时都需要进行使用，会造成功耗较大。RRAM的可靠性较差，参考单元使用次数较大，可能会导致该参考单元的RRAM失效，造成信息的错误读取。且参考单元的存在，会使得噪声更容易影响到信息的读取，因此这个参考单元需要尽量靠近读取单元。
发明内容
鉴于上述的分析，本发明实施例旨在提供一种RRAM阵列的读取电路及读取方法，用以解决现有技术中参考单元使RRAM芯片面积变大，成本变高，功耗较大，RRAM可靠性差的问题。
一方面，本发明实施例提供了一种RRAM阵列的读取电路及读取方法，所述RRAM阵列读取电路包括：RRAM阵列、字线控制单元、位线源线控制单元、多路复用选择器、放大反相单元；
所述RRAM阵列中每个RRAM单元的源线均连接到多路复用选择器和位线源线控制单元，用于输入读取电压；每个RRAM单元的位线均连接多路复用选择器和位线源线控制单元；每个RRAM单元的字线连接字线控制单元；
字线控制单元，用于对外界输入地址信号进行译码，得到要读取单元的字线位置，控制选中的字线处于高电平，并保持其他字线处于低电平；
位线源线控制单元，用于对外界输入地址信号进行译码，得到要读取单元的位线、源线位置，并对选中位置的源线施加读取电压；
所述放大反相单元包括若干路相同的放大反相电路；
多路复用选择器，用于为阵列中要读取单元的源线和位线上输出的电压信号选择一路放大反相电路，并将源线和位线上输出的电压信号传输到所选择的该路放大反相电路；
进一步的，每一路放大反相电路用于接收一个读取单元的源线和位线上输出的电压，并检测放大同时刻位线、源线上的电压差异，转换为信号0/1，输出读取单元存储的数据。
进一步的，RRAM单元包括一个晶体管T和一个RRAM，所述晶体管T的源极连接源线，栅极连接字线，漏极连接RRAM的一端，RRAM的另一端连接位线；所述RRAM是一个具有记忆功能的可变电阻。
进一步的，所述RRAM位线上存在寄生电容，所述寄生电容的连接方式可以等效为：寄生电容的一端连接RRAM的另一端，寄生电容的另一端接地。
进一步的，每路放大反相电路包括放大器和反相器，所述放大器用于检测并放大同时刻位线和源线上的电压差异，并将放大后的信号输出至反相器的输入端；所述反相器，用于将输入端的高电平信号/低电平信号转变为0/1输出；各路反相器的输出端作为读取电路的输出端，输出RRAM阵列存储的数据。
进一步的，所述反相器包括一个P型场效应晶体管和一个N型场效应晶体管，P型场效应晶体管的漏端与N型场效应晶体管的漏端相连接，作为反相器的输出端，两个晶体管的栅极相连作为反相器的输入端；P型场效应晶体管的源端接高电平VDD，N型场效应晶体管的源端接低电平GND。
进一步的，字线控制单元对外界输入地址信号进行译码，激活选中的字线，使晶体管导通；
位线源线控制单元对外界输入地址信号进行译码，向RRAM阵列中选中的RRAM单元的源线施加读取电压，读取电压对位线上的寄生电容充电，由于RC延迟的作用，位线电压会变得不同；位线上的电压信号与源线上的读取电压信号经多路复用选择器进入到放大反相单元；
源线上的读取电压信号和位线电压信号经多路复用选择器进入到放大反相单元，经放大反相后输出RRAM单元存储信息。
进一步的，在对RRAM阵列的源线施加读取电压之前还包括如下步骤：向RRAM单元依次横向写入信息“0”或“1”；
所述向RRAM单元依次横向写入信息“0”或“1”包括：
通过字线控制单元选中字线行接入高电平进行激活，字线使得整行的晶体管T导通；
通过位线源线控制单元对RRAM阵列的位线和源线施加电压；
对RRAM单元的源线和位线分别接高电平和低电平时，RRAM为低阻态，写入信息“1”；
对RRAM单元的源线和位线分别接低电平和高电平时，RRAM为高阻态，写入信息“0”。
进一步的，所述RC延迟受RRAM阻值影响，RRAM阻值越大，RC延迟越大，位线电压上升越慢；反之，RRAM阻值越小，RC延迟越小，位线电压上升越快。
进一步的，所述读取电压为脉冲电压，所述读取电压小于写入电压。
与现有技术相比，本发明至少可实现如下有益效果之一：
本申请仅用RRAM存储阵列进行数据的读取，不需要额外增加参考单元、参考阵列生成参考电压和电流，利用RC延迟机制，RRAM的不同阻值状态会导致位线电压VBL的充放电速度不同，以RRAM单元自身做对比，实现对存储信息的读取，节省了RRAM芯片的面积，降低了读取的功耗，成本大大缩减；且本发明的读取方法使用的器件较少，较为简单，易于投入市场应用。
本发明中，上述各技术方案之间还可以相互组合，以实现更多的优选组合方案。本发明的其他特征和优点将在随后的说明书中阐述，并且，部分优点可从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过说明书以及附图中所特别指出的内容中来实现和获得。
附图说明
附图仅用于示出具体实施例的目的，而并不认为是对本发明的限制，在整个附图中，相同的参考符号表示相同的部件。
图1为本发明RRAM阵列的读取电路原理图；
图2为不同RC延迟下的BL电压变化图；
图3为读取操作时的各电压波形图；
图4为现有RRAM的读取电路原理图；
附图标记：
WL-字线；SL-源线；BL-位线；Vr-读取电压；CBL-寄生电容。
具体实施方式
下面结合附图来具体描述本发明的优选实施例，其中，附图构成本申请一部分，并与本发明的实施例一起用于阐释本发明的原理，并非用于限定本发明的范围。
本发明的一个具体实施例，公开了一种RRAM阵列的读取电路及读取方法，如图1所示。一种RRAM阵列读取电路，包括：RRAM阵列、字线控制单元、位线源线控制单元、多路复用选择器、放大反相单元；
所述RRAM阵列中每个RRAM单元的源线均连接到多路复用选择器和位线源线控制单元，用于输入读取电压；每个RRAM单元的位线均连接多路复用选择器和位线源线控制单元；每个RRAM单元的字线连接字线控制单元；
字线控制单元，用于对外界输入地址信号进行译码，得到要读取单元的字线位置，控制选中的字线处于高电平，并保持其他字线处于低电平；
位线源线控制单元，用于对外界输入地址信号进行译码，得到要读取单元的位线、源线位置，并对选中位置的源线施加读取电压；
所述放大反相单元包括若干路相同的放大反相电路；
多路复用选择器，用于为阵列中要读取单元的源线和位线上输出的电压信号选择一路放大反相电路，并将源线和位线上输出的电压信号传输到所选择的该路放大反相电路中；
具体的，RRAM阵列包括n×m个RRAM单元，每个RRAM单元的源线均连接到多路复用选择器和位线源线控制单元，用于输入读取电压；每个RRAM单元的位线均连接多路复用选择器和位线源线控制单元；每个RRAM单元的字线连接字线控制单元；
进一步的，每一路放大反相电路用于接收一个读取单元的源线和位线上输出的电压，并检测放大同时刻位线、源线上的电压差异，转换为信号0/1，输出读取单元存储的数据。
进一步的，每路放大反相电路包括放大器和反相器，所述放大器用于检测并放大同时刻位线和源线上的电压差异，并将放大后的信号输出至反相器的输入端；所述反相器，用于将输入端的高电平信号/低电平信号转变为0/1输出；各路反相器的输出端作为读取电路的输出端，输出RRAM阵列存储的数据。
具体的，放大反相单元有m路放大反相电路，等同于位线数量，当在对阵列进行读取时一般采用整行读取，无论是否有多路复用选择器，m路放大反相电路均可一一对应整行中的RRAM单元，进而读取RRAM单元中的存储信息。
优选的，放大反相电路有k路，其中k<m，多路复用选择器控制RRAM单元进行分组，使多个位线源线依次共用一个放大反相电路并输出RRAM单元存储的数据。示例性的，假设一行有10个RRAM单元，放大反相电路有4路，将RRAM单元分为4组，第一组包括第1、2、3个RRAM单元，第二组包括第4、5、6个RRAM单元，第三组包括第7、8个RRAM单元，第四组包括第9、10个RRAM单元，第一次读取时，多路复用控制器控制4路放大反相电路分别读取第1、4、7、9个RRAM单元内的存储数据；第二次读取时，多路复用控制器控制4路放大反相电路分别读取第2、5、8、10个RRAM单元内的存储数据；第三次读取时，多路复用控制器控制其中的前2路放大反相电路读取第3、6个RRAM单元内的存储数据。该读取方式能够缩短线路长度，每一路放大反相电路均匀分布在整行RRAM单元下方，以就近原则缩短线路长度，减小线路上寄生电阻、电容对读取数据的影响。
进一步的，RRAM单元包括一个晶体管T和一个RRAM，所述晶体管T的源极连接源线，栅极连接字线，漏极连接RRAM的一端，RRAM的另一端连接位线。
具体的，RRAM是一个具有记忆功能的可变电阻。
进一步的，所述反相器包括一个P型场效应晶体管和一个N型场效应晶体管，P型场效应晶体管的漏端与N型场效应晶体管的漏端相连接，作为反相器的输出端，两个晶体管的栅极相连作为反相器的输入端；P型场效应晶体管的源端接高电平VDD，N型场效应晶体管的源端接低电平GND。
进一步的，所述RRAM位线上存在寄生电容，所述寄生电容的连接方式可以等效为：寄生电容的一端连接RRAM的另一端，寄生电容的另一端接地。
具体的，所述字线用于控制晶体管T的栅极。
实施例2
一种RRAM阵列的读取电路的读取方法，包括以下步骤：
字线控制单元对外界输入地址信号进行译码，激活选中的字线，使晶体管导通，位线源线控制单元对外界输入地址信号进行译码，向RRAM阵列中选中RRAM单元的源线施加读取电压，读取电压对位线上的寄生电容充电，由于RC延迟的作用，位线电压会变得不同；位线上的电压信号与源线上的读取电压信号经多路复用选择器进入到放大反相单元；
源线上的读取电压信号和位线电压信号经多路复用选择器进入到放大反相单元，经放大反相后输出RRAM单元存储信息。
进一步的，在对RRAM阵列的源线施加读取电压之前还包括如下步骤：向RRAM单元依次横向写入信息“0”或“1”；
所述向RRAM单元依次横向写入信息“0”或“1”包括：
通过字线控制单元选中字线行进行激活，字线接入高电平，使得整行的晶体管T导通；
通过位线源线控制单元对RRAM阵列的位线和源线施加电压；
对RRAM单元的源线和位线分别接高电平和低电平时，RRAM为低阻态，写入信息“1”；
对RRAM单元的源线和位线分别接低电平和高电平时，RRAM为高阻态，写入信息“0”。
具体的，RRAM单元写入两种信息不同，意味着RRAM的阻值大小不同，导致了同一时刻两种信息状态下RRAM单元上位线电压也不同。
具体的，RRAM单元的信息写入以行为单位，激活第一行的字线，各条位线、源线同时输入写入电压，实现第一行存储单元的信息写入，第一行写完开始写入第二行RRAM单元，以此类推。
进一步的，所述RC延迟受RRAM阻值影响，RRAM阻值越大，RC延迟越大，位线电压上升越慢；反之，RRAM阻值越小，RC延迟越小，位线电压上升越快。
具体的，RC延迟中的R主要是RRAM单元中RRAM的阻值大小决定(寄生电阻与晶体管T的电阻较小，相对于RRAM器件的电阻可以忽略)，位线上的寄生电容为RC延迟的C，R和C构成一个RC延迟机制。读取电压Vr为寄生电容CBL充电，受RC延迟机制影响，充电速度有差异，影响位线电压VBL。当断开读取电压时，寄生电容进行放电，RC延迟越大，放电速度越慢，RC延迟越小，放电速度越快。
具体的，在读取单个RRAM单元的存储信息时，字线控制单元通过对外界输入地址信号进行译码，向该RRAM单元所在行的字线施加高电平，位线源线控制单元通过对外界输入的地址信号进行译码，向该RRAM单元的源线施加读取电压，多路复用选择器根据RRAM单元的位置选择放大反相单元中的最近的一路放大反相电路并将单个RRAM源线SL上的读取电压VSL接入放大器正输入端，位线电压VBL接入放大器负输入端，放大器对两个电压的差异进行检测并放大输入至反相器；无论是读取电压Vr对寄生电容的充电过程还是放电过程，放大器都可以对输入端的电压进行差异读取。
具体的，在以行为单位对RRAM阵列进行读取时，字线控制单元通过对外界输入地址信号进行译码，依次控制所读RRAM阵列的某行字线W0～Wn为高电平，位线源线控制单元通过对外界输入的地址信号进行译码，对需要读取的某行中的所有RRAM单元的源线电压施加读取电压；
当放大反相电路的路数k与位线数量相同时，多路复用选择器根据所读的该行的RRAM单元的位置，选择与该RRAM单元同列的放大反相电路，即将各RRAM单元位线电压和源线电压输出到与该RRAM单元同列的放大反相电路中，各RRAM单元的源线SL上的读取电压VSL接入放大器正输入端，位线电压VBL接入放大器负输入端，放大器对两个电压的差异进行检测并放大输入至反相器。
当放大反相电路的路数k小于位线数量时，多路复用选择器先对要读取的该行RRAM单元进行分组，即将该行RRAM单元分为k组，然后为每组中的RRAM分配一路放大反相电路；示例性的，一行有10个RRAM单元，放大反相电路有4路，将RRAM单元分为4组，第一组包括第1、2、3个RRAM单元，第二组包括第4、5、6个RRAM单元，第三组包括第7、8个RRAM单元，第四组包括第9、10个RRAM单元，第一次读取时，多路复用控制器控制4路放大反相电路分别读取第1、4、7、9个RRAM单元内的存储数据；第二次读取时，多路复用控制器控制4路放大反相电路分别读取第2、5、8、10个RRAM单元内的存储数据；第三次读取时，多路复用控制器控制其中的2路放大反相电路读取第3、6个RRAM单元内的存储数据。
如图2所示，位线电压VBL根据RC延迟随时间变化趋势；图中线a为RRAM处于低阻态的位线电压VBL变化趋势，RC延迟较小，充电过程中位线电压VBL上升到相应电压所需的时间较少，放电过程中电压VBL下降到低电位所需的时间也较少；图中线b为RRAM处于高阻态的位线电压VBL变化趋势，RC延迟较大，充电过程中位线电压VBL上升到相应电压所需的时间较多，放电过程中位线电压VBL下降到低电位所需的时间也较多；
t0时刻对源线SL施加读取电压Vr，t1时刻低阻态的RRAM单元的位线电压VBL充电完毕，t2时刻高阻态的RRAM单元的位线电压VBL充电完毕，t3时刻撤去施加的读取电压Vr，位线电压VBL进行放电，与充电类似。
具体的，选取tr时刻的位线电压VBL，低阻态时位线电压VBL为0.8Vr，高阻态时位线电压VBL为0.2Vr；选取时刻不局限于时刻tr，只要a和b两根曲线不重合的时刻都可以进行放大，反相，输出存储信息。
进一步的，所述读取电压为脉冲电压，所述读取电压小于写入电压。
具体的，如图3所示，t0时刻对源线SL施加读取方波电压Vr，低阻态时如图3中曲线a所示，充电较快，在tr时刻位线电压VBL达到了0.8Vr，接入放大器负向输入端，此时源线电压VSL依旧是Vr的电压,接入放大器的正向输入端；取读取电压Vr是VDD的1/10，所述放大器的放大倍数为10，放大器输出端输出一个0.2VDD的电压，输入到反相器的栅极输入端，反相器上拉输出高电平VDD，读出“1”；
高阻态时如图3中曲线b所示，充电较慢，在tr时刻位线电压VBL达到了0.2Vr，接入放大器负向输入端，此时源线电压VSL依旧是Vr的电压,接入放大器的正向输入端；放大器输出端输出一个0.8VDD的电压，输入到反相器的栅极输入端，反相器下拉输出低电平GND，读出“0”；至此，RRAM的单元存储信息读取完毕。
与现有技术相比，本实施例提供的一种RRAM读取电路及读取方法仅靠自身的RRAM单元进行数据的读取，不需要额外增加参考单元生成参考电压和电流，通过RRAM的不同阻态，利用RC延迟机制，位线电压VBL的充放电速度会不同，以RRAM单元自身做对比，实现对存储信息的读取，节省了RRAM芯片的面积，降低了读取的功耗，成本大大缩减；且本发明的读取方法使用的器件较少，较为简单，易于投入市场应用。
本领域技术人员可以理解，实现上述实施例方法的全部或部分流程，可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于计算机可读存储介质中。其中，所述计算机可读存储介质为磁盘、光盘、只读存储记忆体或随机存储记忆体等。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。
Claims (10)
1.一种RRAM阵列读取电路，其特征在于：所述RRAM阵列读取电路包括：RRAM阵列、字线控制单元、位线源线控制单元、多路复用选择器、放大反相单元；
所述RRAM阵列中每个RRAM单元的源线均连接到多路复用选择器和位线源线控制单元，用于输入读取电压；每个RRAM单元的位线均连接多路复用选择器和位线源线控制单元；每个RRAM单元的字线连接字线控制单元；
字线控制单元，用于对外界输入地址信号进行译码，得到要读取单元的字线位置，控制选中的字线处于高电平，并保持其他字线处于低电平；
位线源线控制单元，用于对外界输入地址信号进行译码，得到要读取单元的位线、源线位置，并对选中位置的源线施加读取电压；
所述放大反相单元包括若干路相同的放大反相电路；
多路复用选择器，用于为阵列中要读取单元的源线和位线上输出的电压信号选择一路放大反相电路，并将源线和位线上输出的电压信号传输到所选择的该路放大反相电路中。
2.根据权利要求1所述的一种RRAM阵列读取电路，其特征在于：每一路放大反相电路用于接收一个读取单元的源线和位线上输出的电压，并检测放大同时刻位线、源线上的电压差异，转换为信号0/1，输出读取单元存储的数据。
3.根据权利要求1所述的一种RRAM阵列读取电路，其特征在于：RRAM单元包括一个晶体管T和一个RRAM，所述晶体管T的源极连接源线，栅极连接字线，漏极连接RRAM的一端，RRAM的另一端连接位线；所述RRAM是一个具有记忆功能的可变电阻。
4.根据权利要求3所述的一种RRAM阵列读取电路，其特征在于：所述RRAM位线上存在寄生电容，所述寄生电容的连接方式可以等效为：寄生电容的一端连接RRAM的另一端，寄生电容的另一端接地。
5.根据权利要求2所述的一种RRAM阵列读取电路，其特征在于：每路放大反相电路包括放大器和反相器，所述放大器用于检测并放大同时刻位线和源线上的电压差异，并将放大后的信号输出至反相器的输入端；所述反相器，用于将输入端的高电平信号/低电平信号转变为0/1输出；各路反相器的输出端作为读取电路的输出端，输出RRAM阵列存储的数据。
6.根据权利要求5所述的一种RRAM阵列读取电路，其特征在于：所述反相器包括一个P型场效应晶体管和一个N型场效应晶体管，P型场效应晶体管的漏端与N型场效应晶体管的漏端相连接，作为反相器的输出端，两个晶体管的栅极相连作为反相器的输入端；P型场效应晶体管的源端接高电平VDD，N型场效应晶体管的源端接低电平GND。
7.根据权利要求1-6中任一项所述的一种RRAM阵列读取电路的读取方法，其特征在于：
字线控制单元对外界输入地址信号进行译码，激活选中的字线，使晶体管导通；
位线源线控制单元对外界输入地址信号进行译码，向RRAM阵列中选中的RRAM单元的源线施加读取电压，读取电压对位线上的寄生电容充电，由于RC延迟的作用，位线电压会变得不同；位线上的电压信号与源线上的读取电压信号经多路复用选择器进入到放大反相单元；
源线上的读取电压信号和位线电压信号经多路复用选择器进入到放大反相单元，经放大反相后输出RRAM单元存储信息。
8.根据权利要求7所述的读取方法，其特征在于：在对RRAM阵列的源线施加读取电压之前还包括如下步骤：向RRAM单元依次横向写入信息“0”或“1”；
所述向RRAM单元依次横向写入信息“0”或“1”包括：
通过字线控制单元选中字线行接入高电平进行激活，字线使得整行的晶体管T导通；
通过位线源线控制单元对RRAM阵列的位线和源线施加电压；
对RRAM单元的源线和位线分别接高电平和低电平时，RRAM为低阻态，写入信息“1”；
对RRAM单元的源线和位线分别接低电平和高电平时，RRAM为高阻态，写入信息“0”。
9.根据权利要求8所述的读取方法，其特征在于：所述RC延迟受RRAM阻值影响，RRAM阻值越大，RC延迟越大，位线电压上升越慢；反之，RRAM阻值越小，RC延迟越小，位线电压上升越快。
10.根据权利要求9所述的读取方法，其特征在于：所述读取电压为脉冲电压，所述读取电压小于写入电压。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211155763.4A CN115424647B (zh) | 2022-09-22 | 2022-09-22 | 一种rram阵列的读取电路及读取方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211155763.4A CN115424647B (zh) | 2022-09-22 | 2022-09-22 | 一种rram阵列的读取电路及读取方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN115424647A true CN115424647A (zh) | 2022-12-02 |
| CN115424647B CN115424647B (zh) | 2023-03-28 |
Family
ID=84203714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211155763.4A Active CN115424647B (zh) | 2022-09-22 | 2022-09-22 | 一种rram阵列的读取电路及读取方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115424647B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117037871A (zh) * | 2023-10-09 | 2023-11-10 | 之江实验室 | 存内计算结果的读出电路、读出方法及存储器 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080043539A1 (en) * | 2006-08-17 | 2008-02-21 | Oki Electric Industry Co., Ltd. | Nonvolatile Semiconductor Memory |
| US20100214819A1 (en) * | 2009-02-20 | 2010-08-26 | Samsung Electronics Co., Ltd. | Resistive memory devices, memory systems and methods of controlling input and output operations of the same |
| CN102339643A (zh) * | 2011-05-06 | 2012-02-01 | 上海宏力半导体制造有限公司 | 存储器及其读取电路 |
| US20130077405A1 (en) * | 2011-09-22 | 2013-03-28 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| CN104134461A (zh) * | 2014-07-17 | 2014-11-05 | 北京航空航天大学 | 一种混合存储单元的读取电路结构 |
| CN104134452A (zh) * | 2014-07-17 | 2014-11-05 | 北京航空航天大学 | 一种工艺偏差容忍与读取干扰消除的读取放大电路 |
| CN107045883A (zh) * | 2015-11-16 | 2017-08-15 | 台湾积体电路制造股份有限公司 | Rram电路以及rram行形成的方法 |
| CN107068180A (zh) * | 2015-11-30 | 2017-08-18 | 华邦电子股份有限公司 | 电阻式随机存取存储器装置以及感测电路 |
| CN107086049A (zh) * | 2016-02-16 | 2017-08-22 | 台湾积体电路制造股份有限公司 | 电阻式随机存取存储器阵列的操作方法与集成电路芯片 |
| CN111446271A (zh) * | 2020-04-14 | 2020-07-24 | 中国科学院微电子研究所 | 存储单元结构及存储器阵列结构、电压偏置方法 |
-
2022
- 2022-09-22 CN CN202211155763.4A patent/CN115424647B/zh active Active
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080043539A1 (en) * | 2006-08-17 | 2008-02-21 | Oki Electric Industry Co., Ltd. | Nonvolatile Semiconductor Memory |
| US20100214819A1 (en) * | 2009-02-20 | 2010-08-26 | Samsung Electronics Co., Ltd. | Resistive memory devices, memory systems and methods of controlling input and output operations of the same |
| CN102339643A (zh) * | 2011-05-06 | 2012-02-01 | 上海宏力半导体制造有限公司 | 存储器及其读取电路 |
| US20130077405A1 (en) * | 2011-09-22 | 2013-03-28 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| CN104134461A (zh) * | 2014-07-17 | 2014-11-05 | 北京航空航天大学 | 一种混合存储单元的读取电路结构 |
| CN104134452A (zh) * | 2014-07-17 | 2014-11-05 | 北京航空航天大学 | 一种工艺偏差容忍与读取干扰消除的读取放大电路 |
| CN107045883A (zh) * | 2015-11-16 | 2017-08-15 | 台湾积体电路制造股份有限公司 | Rram电路以及rram行形成的方法 |
| CN107068180A (zh) * | 2015-11-30 | 2017-08-18 | 华邦电子股份有限公司 | 电阻式随机存取存储器装置以及感测电路 |
| CN107086049A (zh) * | 2016-02-16 | 2017-08-22 | 台湾积体电路制造股份有限公司 | 电阻式随机存取存储器阵列的操作方法与集成电路芯片 |
| CN111446271A (zh) * | 2020-04-14 | 2020-07-24 | 中国科学院微电子研究所 | 存储单元结构及存储器阵列结构、电压偏置方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117037871A (zh) * | 2023-10-09 | 2023-11-10 | 之江实验室 | 存内计算结果的读出电路、读出方法及存储器 |
| CN117037871B (zh) * | 2023-10-09 | 2024-02-27 | 之江实验室 | 存内计算结果的读出电路、读出方法及存储器 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN115424647B (zh) | 2023-03-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8559253B2 (en) | Variable-resistance memory device with charge sharing that discharges pre-charge voltage of a selected bit line to share charge with unselected bit lines | |
| US4161040A (en) | Data-in amplifier for an MISFET memory device having a clamped output except during the write operation | |
| US20100195415A1 (en) | Semiconductor memory device and reading method therefor | |
| JPH0319639B2 (zh) | ||
| JP4118364B2 (ja) | 半導体記憶装置 | |
| US5323345A (en) | Semiconductor memory device having read/write circuitry | |
| CN115424647B (zh) | 一种rram阵列的读取电路及读取方法 | |
| JP2008159188A (ja) | 半導体記憶装置 | |
| KR0183999B1 (ko) | 메모리장치 | |
| JP2604276B2 (ja) | 半導体記憶装置 | |
| CN114596907A (zh) | 一种可用于训练的忆阻器阵列系统 | |
| JP3093632B2 (ja) | 半導体記憶装置 | |
| US20010012214A1 (en) | Semiconductor memory device | |
| US5719811A (en) | Semiconductor memory device | |
| US5594681A (en) | Dynamic random access memory wherein timing of completion of data reading is advanced | |
| CN115527586B (zh) | 一种rram的读取电路及读取方法 | |
| KR100645287B1 (ko) | 반도체 판독회로 | |
| JPH0883489A (ja) | メモリ・アレイ集積回路 | |
| JP4553504B2 (ja) | マルチプレクサ並びにこれを用いたメモリ回路及び半導体装置 | |
| JP3064561B2 (ja) | 半導体記憶装置 | |
| US5440257A (en) | Edge-detecting pulse generator | |
| US11676681B2 (en) | Semiconductor device | |
| US11721390B2 (en) | DRAM with inter-section, page-data-copy scheme for low power and wide data access | |
| US10789997B2 (en) | Input/output multiplexer | |
| KR101218604B1 (ko) | 반도체 메모리 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |