KR0183999B1 - 메모리장치 - Google Patents

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KR0183999B1
KR0183999B1 KR1019910011745A KR910011745A KR0183999B1 KR 0183999 B1 KR0183999 B1 KR 0183999B1 KR 1019910011745 A KR1019910011745 A KR 1019910011745A KR 910011745 A KR910011745 A KR 910011745A KR 0183999 B1 KR0183999 B1 KR 0183999B1
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히데끼 아라가와
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오가 노리오
소니 가부시기가이샤
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Abstract

본원 발명은 EPROM이나 마스크 ROM등의 전류전압변환형의 센스 앰프를 적용할 수 있는 메모리장치에 관한 것이며, 본원 발명의 메모리장치는 부하와 전압제한회로의 사이의 노드를 흐르는 전류로부터 출력전압을 얻는 센스앰프를 구비한 메모리장치에 있어서, 입출력단자가 각 스위치수단을 통하여 접속되는 최소한 2단이상의 증폭수단을 사용하여 상기 센스앰프를 구성하고, 그들 스위치 수단을 제어하여 상기 노드측의 증폭수단으로부터 차례로 증폭상태를 함으로써, 전원전압의 변동이나 노이즈등에 강하고 또한 고속의 독출을 가능하게 한것이다. 또한, 본원 발명의 메모리장치는 비트선의 프리차지와 동시 또는 앞서서 비트선의 방전을 행함으로써, 비트선의 과충전상태를 해소하여, 전원전압의 변동이나 노이즈등에 강하고 또한 고속의 독출을 가능하게 한 것이다.

Description

메모리장치
제1도는 본원 발명의 메모리 장치의 일예의 요부회로도.
제2도는 그 일예의 동작을 설명하기 위한 파형도.
제3도는 본원 발명의 메모리장치의 다른 일예의 요부회로도.
제4도는 제3도의 장치의 동작을 설명하기 위한 파형도.
제5도는 본원 발명의 메모리장치의 또 다른 일예를 나타낸 요부 회로도.
제6도는 종래의 메모리 장치의 일예의 요부회로도.
제7도는 그 종래의 일예의 전의 데이터가 소거상태일 때의 동작을 설명하기 위한 파형도.
제8도는 상기 종래의 일예의 전의 데이터가 프로그램상태일 때의 동작을 설명하기 위한 파형도.
제9도는 종래의 메모리장치의 일예에 있어서 비트선의 과충전이 발생한 경우의 노드의 레벨을 나타낸 파형도.
제10도는 종래의 메모리장치의 일예에 있어서 노이즈가 중첩되었을 때의 노드의 레벨을 나타낸 파형도.
* 도면의 주요부분에 대한 부호의 설명
2, 3, 4, 13, 22, 23, 24, 33, 42, 43, 44, 53 : 인버터
5, 7, 9, 25, 27, 29, 45, 47, 49 : pMOS 트랜지스터
6, 8, 10, 26, 28, 30, 46, 48, 50 : nMOS 트랜지스터
11, 31, 51 : pMOS 트랜지스터
12, 32), 52 : nMOS 트랜지스터
본원 발명은 EPROM 이나 마스크 ROM등의 전류전압변환형의 센스 앰프를 적용할 수 있는 메모리장치에 관한 것이다.
본원 발명은 부하와 전합제한회로의 사이의 노드를 흐르는 전류로부터 출력전압을 얻는 센스앰프를 구비한 메모리장치에 있어서, 입출력단자가 각 스위치 수단을 통하여 접속되는 최소한 2단이상의 증폭수단을 사용하여 상기 센스앰프를 구성하고, 그들 스위치수단을 제어하여 상기 노드측의 증폭수단으로부터 차례로 증폭상태로 함으로써, 전원전압의 변동이나 노이즈등에 강하고 또한 고속의 독출을 가능하게 한 것이다.
또, 본원 발명은 비트선의 프리차지와 동시 또는 앞서서 비트선의 방전을 행함으로써, 비트선의 과충전상태를 해소하여, 전원전압의 변동이나 노이즈등에 강하고 또한 고속의 독출을 가능하게 한 것이다.
EPROM 이나 마스크 ROM 등의 메모리장치에서는 일반적으로 그 메모리셀이 MOS 트랜지스터에 의해 구성되며, 그 MOS 트랜지스터의 한계치전압에 따라 0이나 1과 같은 기억되는 데이터가 결정된다. 이 메모리셀을 구성하는 MOS 트랜지스터의 드레인은 비트선에 접속되고, 그 소스는 접지선에 접속된다. 그 비트선을 흐르는 전류치에 의해서 기억된 데이터의 독출이 행해진다.
제6도는 종래의 EPROM의 센스앰프등의 회로도이다. 센싱노드(101)에는 부하로서는 pMOS 트랜지스터(107)를 통하여 전원전압 Vcc이 공급되고, 3단의 인버터(102, (105), (106)에 의해 상기 센싱노드(101)의 전압이 증폭된다. 인버터(102)의 입력단자와 출력단자는 pMOS 트랜지스터(103) 및 nMOS트랜지스터(104)를 통하여 접속되어 있으며, 이들 MOS 트랜지스터(103), (104)에 의해 센싱 노드(101)등은 프리차지된다. nMOS트랜지스터(108)와 인버터(109)는 비트선의 전압을 제한하도록 기능하고, 인버터(109)의 입력단자의 전압이 한계치 전압이상으로 천이(遷移)했을 때는 nMOS 트랜지스터(108)가 오프상태로 제어된다. 인버터(109)의 입력단자에는 Y 선택트랜지스터(110)를 통하여 비트선이 접속되고, 이 비트선에 메모리셀을 구성하는 각 MOS 트랜지스터(112)(113),... 가 접속된다. 이들 각 MOS 트랜지스터(112), (113)에는 선택신호 ΦX1, ΦX2,...가 공급되고, Y선택트랜지스터(110)에는 선택신호 ΦY가 공급된다. 또한, Y선택트랜지스터나 메모리셀을 구성하는 MOS 트랜지스터는 어레이의 규모에 상응한 개수가 배설되나, 도면에는 일부만 도시하고, 기타는 생략하였다. MOS 트랜지스터(111)는 프리차지용의 트랜지스터이고, 온시에 비트선의 프리차지를 행한다.
이 EPROM의 독출동작은 인버터(102), (105), (106)의 증폭에 의해 행하여지나, 프리차지를 행하고 있는 단계에서 셀의 기억된 데이터에 의해서 센싱노드(101)의 전위가 달라리지 때문에, 고속의 센스가 가능하다. 여기서 각각 센싱노드(101)의 전위변화를 나타낸 제7도, 제8도를 참조하면서 설명하면, 제7도는 직전의 데이터가 소거상태인 경우를 나타내며, 제8도는 직전의 데이터가 프로그램(기입)상태인 경우를 나타낸다. 제7도에 도시한 바와 같이, 직전의 데이터가 소거상태이고, 현(現)셀(액세스된 셀)의 것이 프로그램된 셀이면 그 전압변화는 곡선 R1을 그리며, 현셀이 소거상태인 셀이면 그 전위변화는 곡선 R2를 그린다. 또, 제8도에 도시한 바와 같이, 전의 기억내용이 프로그램상태이고, 현셀이 프로그램상태의 것이면 그 전위변화는 곡선 R3을 그리고, 반대로 소거상태이면 전위변화의 곡선은 곡선 R4가 된다. 이들 제7도 및 제8도에 도시한 바와 같이, 이 EPROM에서는 시각 T1까지의 기간이 프리차지기간으로 되어 있으며, MOS 트랜지스터(103), (104)가 온으로 되어서 인버터(102)의 입출력이 단락하고 있는 상태의 시각 T1까지는 충분한 전위차가 얻어지지 않는다. 그러나, 이 프리차지기간중에 이미 액세스되는 MOS 트랜지스터의 데이터에 상응한 전위차 △Vm 가 노드에 나타난다. 이 전위차 △Vm는 부하로서의 pMOS 트랜지스터(107)를 흐르는 전류 IL와 메모리셀로서의 MOS 트랜지스터(112), (113), ...를 흐르는 전류 ICELL의 대소관계에 의해 발생한다. 이와 같이 프리차지의 시점에서 메모리셀의 기억된 데이터에 상응한 전위차 △Vm가 얻어지고 있기 때문에, 이 EPROM에서는 고속의 센스가 실현된다.
그러나, 제6도에 도시한 회로에서는 다음과 같은 문제가 생긴다.
예를 들면, 전원 전압 Vcc이 5.5V에서 4.5V로 변동하는 경우를 생각해 보면, 직전에 액세스된 셀이 프로그램상태이면, 비튼선의 전압은 5.5V에 대응한 프리차지전압(예를 들면 1.3V)으로 되어버려서, 4.5V에 대응한 프리차지전압(예를 들면 1.15V) 보다 높아져서 비트선의 과충전이 발생한다. 이 때문에 인버터(109)에 의해 제어되는 nMOS트랜지스터(108)가 오프상태로 되어서 센싱노드(101)의 전위는 높은 채 그대로 유지되게 된다.
제9도는 비트선의 과충전시의 센싱노드(101)의 전위를 도시하고 있으며, 과충전이 발생한 경우에는 거의 셀만을 통해서 방전되기 때문에, 기간 TEX에는 nMOS 트랜지스터(108)가 오프상태로 된다. 일예로서, 셀전류를 70㎂, 비트선용량을 8pF, 평형비트선전압차를 0.15V로 하면, 비트선의 과충전에 의해 지연된 기간 TEX은 17ns정도가 된다. 기간 TEX후, 지연되면서도 센싱노드(101)의 전압은 제8도의 곡선 R4과 같이 천이한다. 그리고, 시각 T1에서 인버터(102), (105), (106)가 작동하여 최종적으로 센스앰프로부터 데이터의 독출이 행해지는 것은 기간 TEX후 다시 더 기간 TSO경과한 때가 된다. 이것은 기간 TEX의 고레벨의 센싱노드(101)의 레벨에 대응하여 저레벨로 되어 있던 센스출력은 시각 T1까지의 기간은 인버터(102), (105), (106)의 구동능력이 작기 때문에, 시각 T1에서의 센싱노드(101)의 레벨에 대응하는 출력레벨까지 증폭되는데는 많은 시간이 소요되기 때문이다. 이와 같은 제6도의 회로에서는 비트선의 과충전에 대하여 독출시간이 길어진다는 결점이 있다.
또, 제6도의 회로에서는 노이즈가 중첩된 경우에도 악영향이 발생한다. 즉, 제10도와 같은 노이즈가 센싱노드(101)에 중첩된 때에는 피크 P1에서 인버터(102)가 고속으로 응답하고, 그 인버터(102)의 출력전압은 크게 저하된다. 더욱이, 피크 P2를 지나도 인버터(102)의 구동능력 자체는 작으므로, 인버터(102)의 전력전압이 원래대로 복귀하는 것은 지연되게 된다.
그래서, 본원 발명은 상술한 기술적인 과제를 감안하여, 전원전압의 변동이나 노이즈등에 강하고 또한 고속독출을 가능하게 하는 메모리장치의 제공을 목적으로 한다.
상술한 목적을 달성하기 위해, 본원 발명의 메모리장치는 부하와 전압제한회로의 사이의 노드에 있어서의 전류를 전압으로 변환하여 출력하는 센스앰프를 구비한 메모리장치에 있어서, 입출력단자가 각 스위치수단을 통하여 접속되는 최소한 2단이상의 증폭수단을 사용하여 상기 센스앰프를 구성하고, 그들 스위치수단을 제어함으로써, 상기 노드측의 증폭수단으로부터 차례로 증폭상태로 하는 것을 특징으로 한다.
또, 본원 발명의 다른 메모리장치는 비트선을 소정의 전압까지 프리차지한 후, 센스동작을 행하는 메모리장치에 있어서, 프리차지와 동시 또는 프리차지에 앞에서 비트선의 방전을 행하는 것을 특징으로 한다.
센스 앰프를 최소한 2단이상의 증폭수단으로 구성하고, 그들 증폭수단의 입출력단자를 스위치수단을 통해서 접속시키는 것으로 함으로써, 증폭 상태가 되기 이전에는 증폭수단의 각 단(段)은 입력단자와 출력단자가 이 스위치수단을 통해서 접속되고, 각각 입력단자, 출력단자는 한계치전압 근방의 값밖에 취할 수 없다. 따라서, 비트선의 과충전에 의해서 본래의 데이터에 반하는 출력이 초단(初段)이후의 증폭수단의 입력단자에 나타났다고 해도, 그것을 크게 증폭하는데 일은 없다. 이 때문에, 독출도 고속으로 행해진다. 다음에, 증폭동작은 노드측의 증폭수단으로부터 차례로 진행되나, 그 도중 노이즈가 중첩된 경우에도 아직 스위치수단의 제어에 의해서 증폭상태로 되어 있지 않은 증폭수단에서는 크게 증폭되는 일이 없고, 노이즈의 영향이 경감되게 된다.
또, 본원 발명의 다른 메모리장치에서는 비트선의 프리차지와 동시에 또는 앞서서 비트선의 방전이 행해진다. 이때문에, 비트선의 과충전이 발생하고 있는 경우에도 그 방전에 의해서 과충전상태를 해소할 수 있고, 유효한 프리차지가 가능하게 된다.
본원 발명의 적합한 실시예를 도면을 참조하면서 설명한다.
[제1의 실시예]
본 실시예는 EPROM의 예이며, 제1도에 도시한 바와 같이 회로구성을 가진다.
처음에, 그 회로구성에 대해 설명하면, 먼저 그 증폭수단은 직렬로 접속된 3단의 인버터(2), (3), (4)로 이루어지며, 초단의 인버터 (2)의 입력단자는 센싱노드(1)에 접속된다. 초단의 인버터(2)의 입력단자와 출력단자의 사이에는 스위치수단인 pMOS 트랜지스터(5)와 nMOS 트랜지스터(6)가 병렬로 접속되고, 그 초단의 인버터(2)의 입력단자에 pMOS 트랜지스터(5)와 nMOS 트랜지스터(6)의 소스·드레인의 각각 한 쪽이 접속되며, 그 출력단자에 pMOS 트랜지스터(5)와 nMOS 트랜지스터(6)의 소스·드레인의 각각 다른쪽이 접속된다. pMOS 트랜지스터(5)의 게이트에는 제어신호가 공급되고, nMOS 트랜지스터(6)의 게이트에는 제어신호 ΦSW1가 공급된다. 여기서 제어신호 ΦSW1는 제어신호와 상보적(相補的)인 레벨을 가진다. 따라서, 제어신호 ΦSW1가 H레벨(고레벨)일때, 인버터(2)의 입력단자와 출력단자는 pMOS 트랜지스터(5) 및 nMOS 트랜지스터(6)를 통해서 도통하고, 역으로 제어신호 ΦSW1가 L레벨(저레벨)일 때, 인버터(2)의 입력단자와 출력단자의 사이는 전기적으로 차단되어서, 당해 인버터(2)는 증폭상태로 된다.
이 초단의 인버터(2)의 다음 단의 인버터(3)에는 스위치수단으로서 같은 pMOS 트랜지스터(7)와 nMOS 트랜지스터(8)가 입력단자와 출력단자의 사이에 접속된다. pMOS 트랜지스터(7)의 한 쪽의 소스·드레인 및 nMOS 트랜지스터(8)의 한쪽의 소스·드레인이 인버터(3)의 입력단자에 접속되고, pMOS 트랜지스터(7)의 다른쪽의 소스·드레인 및 nMOS 트랜지스터(8)의 다른 쪽의 소스·드레인이 인버터(3)의 출력단자에 접속된다. 또한, 그 다음 단의 인버터(4)에도 마찬가지로 스위치수단으로서의 pMOS 트랜지스터(9) 및 nMOS 트랜지스터(10)가 접속되어 있으며, pMOS 트랜지스터(9) 및 nMOS 트랜지스터(10)의 각각 소스·드레인의 한쪽이 인버터(4)의 입력단자에 접속되고, pMOS 트랜지스터(9) 및 nMOS 트랜지스터(10)의 각각 소스·드레인의 다른 쪽이 인버터(4)의 출력단자에 접속된다. 이들 인버터(3), (4)의 각각 스위치수단으로서 기능하는 pMOS 트랜지스터(7), (9)와 nMOS 트랜지스터 (8), (10)의 각 게이트에는 각각 다음과 같은 제어신호가 공급된다. pMOS트랜지스터(7), (9)의 게이트에는 제어신호가 공급되고, nMOS 트랜지스터(8), (10)의 게이트에는 제어신호 ΦSW2가 공급된다. 이들 제어신호 ΦSW2,는 후술하는 바와 같이 상기 제어신호 ΦSW1,보다 약간 늦게 천이하는 신호이며,이와 같은 시간차에 의해서 노이즈의 악영향을 방지하여 확실한 증폭울 행하게 한다. 또, 이와 같이 초단이후의 인버터(3), (4)에 입출력단자 사이를 접속하는 스위치가 배설되므로, 증폭개시전에는 이들 초단이후의 인버터(3), (4)의 출력레벨은 한계치전압 근방의 것으로 유지된다. 따라서, 전원 전압 Vcc의 변동에 대해서도 안정된 고속동작을 행할 수 있다.
상기 센싱노드(1)는 부하로서 기능하는 pMOS 트랜지스터(11)와, 전압제한회로를 구성하는 nMOS 트랜지스터(12)의 사이의 접속점이다. 이 센싱노드(1)를 통과하는 전류에 의해서 프리차지단계에서의 데이터의 독출이 가능하다. 전압제한회로는 nMOS 트랜지스터(12)와 인버터(13)에 의해 구성된다. nMOS 트랜지스터(12)의 소스는 인버터(13)의 입력단자에 접속되는 동시에 열선택용의 선택트랜지스터(14)를 통하여 비트선 BL에 접속된다. 인버터(13)의 출력단자는 nMOS 트랜지스터(12)의 게이트에 접속된다. nMOS 트랜지스터(12)의 소스전압이 인버터(13)의 한계치전압보다 낮을 때는 인버터(13)의 출력전압은 고레벨이 되고, nMOS 트랜지스터(12)는 온상태가 되어서, 센싱노드(1)의 방전이 가능하게 된다. 역으로, nMOS 트랜지스터(12)의 드레인은 센싱노드(1)가 되고, nMOS(12)의 소스전압이 인버터(13)의 한계치전압 보다 높을 때는, 인버터(13)의 출력전압은 저레벨이 되고, nMOS 트랜지스터(12)는 오프상태로 제어되게 된다.
선택 트랜지스터(14)는 메모리셀어레이의 열을 선택하기 위한 MOS 트랜지스터이며, 도면에 하나만 도시하고 있으나, 실제로는 열(列)의 수에 따라 복수개 배설된다. 이 선택트랜지스터(14)의 게이트에는 열선택을 위한 신호 ΦY가 공급된다. 이 선택트랜지스터(14)에 접속된 비트선 BL 에는 복수개의 메모리셀을 구성하는 MOS 트랜지스터(16), (17), ...가 접속된다. 이들 각 MOS 트랜지스터(16), (17), ... 는 각각 플로팅게이트상에 콘트롤게이트가 형성되는 구성을 가지고 있으며, 그들 각 콘트롤게이트에는 행(行)선택을 위한 신호 ΦX1, ΦX2, ...가 공급된다. 이와 같은 MOS 트랜지스터(16), (17), ...의 각 소스에는 접지전압이 공급된다. 또, 비트선 BL 의 종단부에는 프리차지용의 MOS 트랜지스터(15)가 접속되고, 어드레스신호의 천이후의 프리차지기간에 MOS 트랜지스터(15)는 온상태로 되어서, 비트선 BL 은 프리차지된다.
대략 상술한 회로구성을 가진 본 실시예의 EPROM은 다음과 같이 작동한다. 먼저, 통상의 경우에는 비트선 BL 의 프리차지후, 선택된 MOS 트랜지스터가 프로그램(기입) 상태이면, 비트선 BL에는 거의 전류가 흐르지 않으며, 부하인 pMOS 트랜지스터(11)를 흐른 전류는 스위치수단인 pMOS 트랜지스터(5), (7), (9)나 nMOS 트랜지스터(6), (8), (10)를 통하여 다시 인버터(2), (3), (4)의 nMOS 트랜지스터측으로부터 접지전압을 향해서 흐르게 된다. 이 상태에서는 센싱노드(1)의 전압은 인버터(2)의 한계치전압보다 낮아지지는 않으며, 이어서 제어신호 ΦSW1 가 H레벨로 되어 인버터(2)가 증폭상태가 되고, 인버터(2)의 출력레벨이 조금 낮아진다. 또하, 제어신호 ΦSW2가 H레벨로 변환되어 MOS 트랜지스터(7)~(10)가 오프되고, 인버터(3), (4)가 증폭상태로 된다. 그러면, 인버터(2)의 출력은 MOS 트랜지스터(7)~(10)와 인버터(3), (4)에서 진폭을 억제당하고 있는 상태에서 해방되어서, 급속히 센싱노드(1)의 고레벨에 대응한 저레벨로 천이한다. 따라서, 인버터(3)에 입력하는 전압은 급격히 낮아지며, 그 결과 인버터(4)의 출력전압도 급격히 하강하여 데이터가 검지되게 된다.
또, 마찬가지로 통상의 경우, 선택된 메모리셀인 MOS 트랜지스터가 소거상태일 때는 pMOS 트랜지스터(11)를 흐르는 전류보다 비트선 BL을 흐르는 전류가 커져서, 부족분의 전류가 인버터(2)의 전원전압 Vcc으로부터 그 pMOS 트랜지스터를 통하여, 다시 pMOS 트랜지스터(5), nMOS 트랜지스터(6)를 통하여 센싱노드(1), 비트선 BL에 흐른다. 이로 인해, 센싱노드(1)의 전위는 인버터(2)의 한계치전압보다 낮게 하강되게 된다. 그리고, 초단의 인버터(2)와 그것에 계속되는 인버터(3), (4)의 단계적인 증폭에 의해서 고속데이터의 센싱이 행해진다.
다음에, 제2a도~제2c도를 참조하여 전원전압 Vcc이 변화한 경우의 동작에 대해 설명한다. 전원전압 Vcc이 변화한 경우에는 상술한 바와 같이 비트선이 과충전상태가 되나, 본 실시예의 EPROM 에서는 고속독출이 가능하다.
예를 들면, 전의 메모리셀이 프로그램상태가 되고, 5.5V였던 전원전압 Vcc이 4.5V로 변화한 것으로 한다. 그리고, 현재 액세스 되어 있는 메모리셀이 소거상태일 때는 본래 인버터(2)의 한계치전압 Vth 근방에서 또한 그 이하의 레벨로 센싱노드의 레벨이 신속히 천이하게 되어 있으나, 제2c도의 곡선 S1으로 표시한 바와 같이 센싱노드(1)의 레벨은 한계치전압 Vth보다 조금 높은 레벨 ℓ1에서 일단 천이가 진행되지 않게 된다. 즉, 앞서 본원의 과제로서도 설명한 바와 같이, 전원전압 Vcc이 5.5V에서 4.5V로 변화했을 때는 비트선 BL의 레벨도 그것에 반응하여 낮아지면 문제는 없으나, 비트선 BL에는 5.5V에 대응한 전압이 남기 때문에, 전압제한회로를 구성하는 nMOS 트랜지스터(12)가 오프상태로 되고, 그 결과 센싱노드의 레벨은 레벨 ℓ1에서 그 천이가 일시적으로 진행되지 않게 된다.
그런데, 이와 같은 독출시의 센싱노드(1)의 레벨천이에 앞서서, 제2a도에 도시한 제어신호 ΦSW1는 H레벨(고레벨)이 되고, 동시에 제어신호는 L레벨(저레벨)이 되어서, 인버터(2)는 그 입력단자와 출력단자가 pMOS 트랜지스터(5), nMOS 트랜지스터(6)를 통하여 전기적으로 접속된 상태가 된다. 이 인버터(2)의 입력단자와 출력단자의 도통에 의해서 센싱노드(1)의 레벨천이가 개시된다. 또, 시각 t1에서 제어신호가 H레벨(고레벨)에서 L레벨(저레벨)로 변화하고, 제어신호 ΦSW2가 L레벨에서 H레벨로 변화하여, pMOS트랜지스터(7), (9) 및 nMOS 트랜지스터 (8), (10)가 도통상태로 되고, 인버터(3), (4)가 비증폭상태로 된다. 또한, 시각 t1의 타이밍은 제어신호 ΦSW1가 L레벨에서 H레벨로 천이하는 타이밍과 동시라도 되고, 또는 그 타이밍에서 조금 지연된 타이밍으로도 할 수 있다. 인버터(3), (4)가 비증폭상태로 됨으로써, 도면중 파선 S2으로 표시한 센스앰프의 출력전압은 인버터(2)의 입력레벨 ℓ1에 대응하여 한계치전압 Vth근방의 레벨 ℓ2까지 끌어올릴 수 있다.
센싱노드의 레벨이 ℓ1이 되어 있는 기간에는 과충전된 비트선 BL의 여분의 전하가 셀전류의 형태로 배출되어 간다. 그리고, 비트선 BL의 레벨이 전압제한회로의 인버터(13)의 한계치전압 Vth을 가른 시점에서 nMOS 트랜지스터(12)가 온상태로 된다. 그러면, 센싱노드(1)를 통과하는 전류는 부하용의 pMOS 트랜지스터(11)로부터 스위치수단을 통해서 인버터(2)에 유입하는 전류로부터 nMOS 트랜지스터(12)를 통해서 메모리셀에 유입하는 전류로 바뀌게 된다. 그 결과, 센싱노드(1)의 레벨이 접지전압측으로 끌리어, 시각 t2까지는 곡선 S1으로 표시한 바와 같이 센싱노드(1)의 레벨이 인버터(2)의 한계치전압 Vth보다 낮아져서, 레벨 ℓ1에서 선택된 셀이 프로그램 상태인 경우에 대응한 본래의 레벨 ℓ3로 천이한다. 또, 이 시각 t2보다 약간 지연되어서 비증폭상태이면서 상기 전류관계의 변화에 따라서, 인버터(4)의 출력단자의 전압은 레벨 ℓ2에서 한계치전압 Vth보다 조금 높은 레벨 ℓ4로 천이한다. 인버터(3), (4)에서는 pMOS 트랜지스터(7), (9) 및 nMOS 트랜지스터(8), (10)가 온상태로 되기 때문에, 각 단자의 레벨은 한계치전압 Vth근방의 레벨밖에 되기 때문에, 그 결과 독출동작시에 있어서는 가령 데이터가 프리차지 도중에 변화했다고 해도 그것에 신속하게 응답할 수 있다.
다음에, 시각 t3에서 제어신호 ΦSW1가 H레벨에서 L레벨로 변화한다. 그러면, 인버터(2)의 입력단자와 출력단자 사이에 배설된 pMOS 트랜지스터(5), nMOS 트랜지스터(6)가 동시에 오프상태로 되고, 이것으로 센싱노드의 프리차지상태는 종료되며, 센싱노드(1)의 레벨은 곡선 S1로 표시한 바와 같이 접지레벨측으로 하강한다. 또, 선택셀이 소거상태이기 때문에, 증폭상태가 된 인버터(2)의 출력단자의 레벨은 고레벨을 향해서 상승되나, 이 단계에서는 아직 인버터(3), (4)가 비증폭상태이고 pMOS 트랜지스터(7), (9) 및 nMOS 트랜지스터 (8), (10)가 온상태이기 때문에, 인버터(2)의 출력단자의 임피던스도 낮고, 이 때문에 인버터(4)의 출력단자에는 명확한 전위차는 나타나지 않는다.
이어서, 시각 t3으로부터 지연된 시각 t4에서 제어신호 ΦSW2가 H레벨에서 L레벨로 전환하여, pMOS 트랜지스터(7), (9) 및 nMOS 트랜지스터(8), (10)가 오프상태로 된다. 그러면, 인버터(3), (4)는 활성화하여 비증폭상태로부터 증폭상태로 변화하고, 그 결과 시각 t4이후에 독출한 결과의 신호가 인버터(4)의 출력단자에 신속히 나타나게 된다. 이때, 출력전압은 곡선 S2으로 표시한 바와 같이 한계치전압 Vth근방의 대략 레벨 ℓ4로부터의 천이로 족하므로, 종래와 같이 대략 풀스윙에 가까운 레벨의 천이를 수반하지 않는다. 이때문에 고속의 데이타의 독출이 실현된다.
또, 제2d도를 참조하면서 노이즈가 중첩된 경우에 대해 설명하면, 비트선 BL의 과충전현상이 발생하지 않으면 제2d도에 도시한 바와 같이 센싱노드(1)의 레벨을 표시하는 곡선 S3은 신속히 레벨 ℓ3이 되고, 센스엠프의 출력전압을 표시하는 곡선 S4은 레벨 ℓ4이 된다. 이들 레벨, ℓ3, ℓ4은 모두 한계치전압 Vth 근방의 레벨이며, 각 인버터(2), (3), (4)가 제어신호 ΦSW1, ΦSW2에 의해서 입력단자와 출력단자가 각각 도통한 상태로 되므로, 이와 같은 한계치 전압 Vth 근방의 레벨이 된다.
이 상태에서 센싱노드(1)에 노이즈가 중첩된 경우에는 각 MOS 트랜지스터(5)~(10)가 모두 온상태로 되어 있기 때문에, 각 인버터(2), (3), (4)의 입력단자의 임피던스는 낮게 되며, 따라서 노이즈에 응답한 출력전압이 출력단자에 나타나는 일은 없다. 다음에, 시각 t3에서 제어신호 ΦSW1가 H레벨에서 L레벨로 변화하여 pMOS 트랜지스터(5), nMOS 트랜지스터(6)가 오프상태로 되고, 그 결과 인버터(2)가 증폭상태가 되었을 때는 최소한 인버터(2)는 노이즈에 응답할 수 있다. 그러나, 그 다음 단의 인버터(3)나 다시 그다음 단의 인버터(4)는 아직도 비증폭상태로 있으므로, 이 인버터(3), (4)는 노이즈에 응답한 인버터(2)의 출력전압을 증폭할 상태는 아니다. 이때문에, 노이즈의 악영향이 시각 t3에서 시각 t4까지의 동안에는 출력에는 나타나지 않게 되므로, 노이즈에 대한 안정성이 얻어지게 된다. 즉, 제2d도에 도시한 바와 같이, 센싱노드(1)에 중첩된 노이즈 PN가 출력전압 S4까지 나타나는 일은 없다. 그리고, 시각 t4후 인버터 (3), (4)가 증폭상태로 전환되고, 소요의 출력전압이 얻어진다.
이와 같이, 본 실시예의 EPROM에서는 인버터(3), (4)에도 스위치 수단으로서의 pMOS 트랜지스터(7), (9)나 nMOS 트랜지스터(8), (10)가 배설되고, 이것들이 인버터(3), (4)의 입력단자와 출력단자를 도통시키기 때문에, 출력전압은 한계치전압 Vth근방의 레벨로부터 천이한다. 따라서, 비트선 BL의 과충전이 발생할 경우에도 충분히 단시간에 출력전압을 얻을 수 있다. 또, 센싱노드로부터 떨어져 있는 측의 인버터(3), (4)가 시간적으로 나중에 증폭상태로 되기 때문에, 노이즈가 중첩된 경우에도 안정적으로 증폭을 행할 수 있게 된다.
[제2의 실시예]
본 실시예는 EPROM의 예로서 제1의 실시에의 변형예이며, 비트선이 방전되도록 된 것이다.
그 회로구성을 제3도에 도시한다. 본 실시예의 EPROM은 제1실시예와 마찬가지로 그 증폭숙단은 직렬로 접속된 3단의 인버터 (22), (23), (24)로 이루어지며, 초단의 인버터(22)의 입력단자는 센싱 노드(21)에 접촉된다. 이들 각 인버터(22), (23), (24)의 입력단자와 출력단자의 사이에는 병렬접속된 pMOS트랜지스터와 nMOS 트랜지스터의 조(組)로 이루어지는 스위치수단이 각각 배설되어 있으며, 초단의 인버터(22)에 pMOS 트랜지스터(25)와 nMOS 트랜지스터(26)의 조가, 다음 단의 인버터(23)에 pMOS트랜지스터(27)와 nMOS 트랜지스터(28)의 조가, 그 다음 단의 인버터(24)에 pMOS 트랜지스터(29)와 nMOS 트랜지스터(30)의 조가 각각 배설되어 있다. nMOS 트랜지스터(26)에는 제어신호 ΦSW1가, pMOS트랜지스터(25)에는 제어신호 ΦSW1와 상보적인 제어신호가 각각 공급된다. 또, nMOS 트랜지스터(28), (30)에는 제어신호 ΦSW2가, pMOS트랜지스터(27), (29)에는 그 제어신호 ΦSW2와 상보적인 제어신호가 각각 공급된다. 여기서, 제어신호 ΦSW2는 제1의 실시예와 마찬가지로 제어신호 ΦSW1보다 약간 늦게 천이하는 신호이며, 이와 같은 시간차에 의해 노이즈의 악영향이 방지된다. 또, 이와 같이 초단 이후의 인버터(23), (24)에 입출력단자 사이를 접속하는 스위치수단이 배설되기 때문에, 증폭 상태가 되기 전에는 초단 이후의 인버터(23), (24)의 출력레벨은 한계치전압 근방의 것으로 유지된다. 따라서, 전원전압 Vcc의 변동에 대해서도 안정된 고속의 독출동작을 행할 수 있다.
상기 센싱노드(21)는 부하로서의 pMOS 트랜지스터(21)와 nMOS 트랜지스터(22)의 사이의 접속점이다. 이 센싱노드(21)를 통과하는 전류에 따라 프리차지단계에서의 데이터독출이 가능하다. 전압제한회로는 nMOS 트랜지스터(32)와 인버터(33)로 구성된다. 제1의 실시예와 마찬가지로, nMOS 트랜지스터(32)의 드레인은 센싱노드(21)가 되고, nMOS 트랜지스터(32)의 소스는 인버터(33)의 입력단자에 접속되는 동시에 열선택용의 선택트랜지스터(34)를 통하여 비트선BL에 접속된다. 인버터(33)의 출력단자는 nMOS 트랜지스터(32)의 게이트에 접속된다. nMOS 트랜지스터의 소스전압이 인버터(33)의 한계치전압보다 높을 때는 인버터(33)의 출력전압은 저레벨이 되고, nMOS 트랜지스터(32)는 오프상태로 제어된다.
선택트랜지스터(34)는 메모리셀어레이의 열을 선택하기 위한 MOS 트랜지스터이며, 도면에는 하나만 도시되어 있으나, 실제로는 열의 수에 따라 복수개 배설된다. 이 선택트랜지스터(34)의 게이트에는 열선택을 위한 신호 ΦY가 공급된다. 이 선택트랜지스터(34)에 접속된 비트선 BL에는 복수개의 메모리셀을 구성하는 MOS 트랜지스터(36), (37), ...가 접속된다. 이들 각 MOS 트랜지스터(36), (37), ...는 각각 플로팅게이트상에 콘트롤게이트가 형성되는 구조를 가지고 있으며, 그들 각 콘트롤게이트에 행선택을 위한 신호 ΦX1, ΦX2, ...가 공급된다. 이와 같은 MOS 트랜지스터(36), (37), ...가 접속된 비트선 BL의 종단부에는 프리차지용의 MOS트랜지스터(35)가 접속되고, 어드레스신호의 천이후의 프리차지기간에 제어신호 ΦPch에 따라 MOS 트랜지스터(35)는 온상태가 되어 비트선 BL은 프리차지된다.
그리고, 다시 본 실시예의 EPROM은 비트선에 방전수단으로서의 nMOS 트랜지스터(38)가 접속된다. 즉, nMOS트랜지스터(38)의 드레스인은 비트선 BL에 접속되고, 그 소스는 접지되어 있으며, 그 nMOS 트랜지스터(38)의 게이트에는 제어신호 ΦDch가 공급된다. 따라서, 제어신호 ΦDch가 H레벨(고레벨)일 때는 비트선 BL의 전하를 접지선에 방전할 수 있다.
이와 같은 회로구성의 본 실시예의 EPROM은 제1의 실시예와 마찬가지로 작동하고, 스위치수단으로서 pMOS트랜지스터(27), (29)나 nMOS 트랜지스터(28), (30)에 의해서 인버터(23), (24)의 입력단자와 출력단자를 도통시킬 수 있다. 이 때문에, 출력전압은 한계치전압 Vth근방의 레벨로부터 천이하므로, 고속독출이 행해진다. 또, 센싱 노드로부터 떨어져 있는 측의 인버터(23), (24)가 시간적으로 나중에 증폭상태로 되기 때문에, 노이즈가 중첩된 경우에는 안정적으로 증폭이 행해진다.
또한, 본 실시예의 EPROM에서는 nMOS 트랜지스터(38)에 의해서 방전동작이 행해진다. 이때문에, 제9도의 기간 TEX에 대응한 기간을 대폭 단축할 수 있다.
즉, 제4도에 도시한 바와 같이 본 실시예에서는 시각 t11에서 어드레스신호(a)가 천이한 후에, 그 천이를 검출하여 도시하지 않은 ATD회로(어드레스천이검출회로)로부터 ATD신호(b)의 펄스가 시각 t12에 발생한다. 그리고, 이 ATD 펄스에 대응하여 프리차지 때문에 제어신호 ΦPch에 시각 t14에서 펄스가 발생하나, 그전의 시각 t13에 방전용의 제어신호 ΦDch의 펄스가 발생한다. 이 제어신호 ΦDch의 펄스는 그 H레벨로 되어 있는 기간에 nMOS 트랜지스터(38)를 온상태로 한다. 이와 같이 nMOS트랜지스터(38)가 온상태로 된 경우에는 비트선 BL의 여분의 전하가 접지선으로 나가게 되며, 따라서, 비트선 BL의 과충전현상에 의한 독출의 지연은 미연에 방지되게 된다. 이 nMOS 트랜지스터(38)를 사용한 비트선 BL 의 방전레벨은 예를 들면 1V정도의 전원전압 Vcc의 변동폭에 대하여 대략 0.1~0.3V정도로 충분하다. 이 때문에 시간으로 약 5ns정도로 센싱노드(21)를 적절한 레벨로 천이시키는 것이 가능하게 되고, 제9도의 기간 TEX에 상당하는 기간을 대폭 단축할 수 있다.
[제3의 실시예]
본 실시예는 제1의 실시예를 더욱 변형한 EPROM의 예이며, 센싱 노드에 프리차지용의 MOS 트랜지스터가 배설된 예이다.
그 회로구성을 제5도에 도시한다. 본 실시예의 EPROM은 제1의 실시예와 마찬가지로 그 증폭수단은 직렬로 접속된 3단의 인버터(42), (43), (44)로 이루어지며, 초단의 인버터(42)의 입력단자는 센싱노드(41)에 접속된다. 이들 각 인버터(42), (43), (44)의 입력단자와 출력단자의 사이에는 병렬접속된 pMOS 트랜지스터와 nMOS 트랜지스터의 조로 이루어지는 스위치수단이 각각 배설되어 있으며, 초단의 인버터(42)에 pMOS 트랜지스터(45)와 nMOS 트랜지스터(46)의 조가, 다음 단의 인버터(43)에 pMOS 트랜지스터(47)와 nMOS 트랜지스터(48)의 조가, 그 다음 단의 인버터(24)에 pMOS 트랜지스터(49)와 nMOS 트랜지스터(50)의 조가 각각 배설되어 있다. nMOS 트랜지스터(46)에는 제어신호 ΦSW1가, pMOS 트랜지스터(45)에는 제어신호 ΦSW1와 상보적인 제어신호가 각각 공급된다. 또, nMOS트랜지스터(48), (50)에는 제어신호 ΦSW2가, pMOS트랜지스터(47), (49)에는 제어신호 ΦSW2와 상보적인 제어신호가 각각 공급된다. 여기서, 제어신호 ΦSW2는 제1의 실시예와 마찬가지로 제어신호 ΦSW1보다 약간 늦게 천이하는 신호이며, 이와 같은 시간차에 의해서 노이즈의 악영향이 방지된다. 또, 이와 같이 초단 이후의 인버터(43), (44)에 입출력단자 사이를 접속하는 스위치수단이 배설되므로, 증폭 상태가 되기 전에는 초단 이후의 인버터(43), (44)의 출력레벨은 한계치전압 근방의 것으로 유지된다. 따라서, 전원전압 Vcc의 변동에 대해서도 안정된 고속의 독출동작을 행할 수 있다.
상기 센싱노드(41)은 부하로서의 pMOS 트랜지스터(51)와 nMOS 트랜지스터(52)의 사이의 접속점이다. 이 센싱노드(41)를 통과하는 전류에 따라 프리차지단계에서의 데이타독출이 가능하다. 그리고, 본 실시예의 EPROM에서는 이 센싱노드(41)에 프리차지용의 MOS 트랜지스터(59)가 배설된다. 이 MOS 트랜지스터(59)의 소스는 상기 센싱노드(41)에 접속되고, 그 드레인은 전원전압 Vcc이 공급된다. MOS 트랜지스터(59)의 게이트에는 프리차지신호 ΦPch2가 공급된다. 이 프리차지신호 ΦPch2는 제어신호 ΦSW1보다 전의 타이밍이든가 같은 정도의 타이밍으로 H레벨이 되고, 센싱노드(41), 트랜지스터(52), (54)를 통하여 비트선의 프리차치를 행한다.
전압제어회로는 nMOS트랜지스터(52)와 인버터(53)에 의해 구성된다. 제1의 실시예와 마찬가지로, nMOS 트랜지스터(52)의 드레인은 센싱노드(41)가 되고, nMOS 트랜지스터(52)의 소스는 인버터(53)의 입력단자에 접속되는 동시에 열선택용의 선택트랜지스터(54)를 통하여 비트선 BL에 접속된다. 인버터(53)의 출력단자는 nMOS 트랜지스터(52)의 게이트에 접속된다. nMOS 트랜지스터(52)의 소스전압이 인버터(53)의 한계치전압보다 높을 때는 인버터(53)의 출력전압은 저레벨이 되고, nMOS 트랜지스터(52)는 오프상태로 제어되게된다.
선택 트랜지스터(54)는 메모리셀어레이의 열을 선택하기 위한 MOS트랜지스터이며 도면에 하나만 도시되어 있으나, 실제로는 열의 수에 따라 복수개 배설된다. 이 선택트랜지스터(54)의 게이트에는 열선택을 위한 신호 ΦY가 공급된다. 이 선택트랜지스터(54)에 접속한 비트선 BL에는 복수개의 메모리셀을 구성하는 MOS 트랜지스터(56), (57), ...가 접속된다. 이들 각 MOS 트랜지스터(56), (57), ... 는 각각 플로팅게이트상에 콘트롤게이트가 형성되는 구성을 가지고 있으며, 그들 각 콘트롤게이트에는 행선택을 위한 신호 ΦX1, ΦX2, ...가 공급된다. 이와 같은 MOS 트랜지스터(56), (57), ...가 접속된 비트선 BL의 종단부에는 프리차지용의 MOS 트랜지스터(55)가 접속되고, 어드레스신호의 천이후의 프리차지기간에 제어신호 ΦPch에 따라 MOS 트랜지스터(55)는 온상태로 되고, 비트선 BL은 프리차지 된다.
그리고, 다시 본 실시예의 EPROM은 비트선에 방전수단으로서의 nMOS 트랜지스터(58)가 접속된다. 즉, nMOS 트랜지스터(58)의 한쪽 소스·드레인은 접지되어 있으며, 그 nMOS 트랜지스터(58)의 다른쪽의 소스·드레인은 접지되어 있으며, 그 nMOS 트랜지스터(58)의 게이트에는 제어신호 ΦDch가 공급된다. 따라서, 제어신호 ΦDch가 H레벨(고레벨)일 때는 비트선 BL의 전하를 접지선에 방전할 수 있다.
이와 같은 회로구성을 가진 본 실시예의 EPROM에서는 제1의 실시예와 마찬가지로, pMOS 트랜지스터(47), (49) 나 nMOS 트랜지스터(48), (50)에 의해서 인버터(43), (44)의 입력단자와 출력단자를 도통시킬 수 있고, 그 출력전압은 한계치전압 Vth 근방의 레벨로부터만 천이할 수 있으므로, 고속 독출이 행해진다. 또, 센싱노드로부터 떨어져 있는 측의 인버터(43), (44)가 시간적으로 나중에 증폭상태가 되기 때문에, 노이즈가 중첩된 경우에도 안정적으로 증폭이 행해진다. 그리고, 본 실시예의 EPROM에서는 비트선 BL에서 센싱노드(41)까지의 라인이 MOS 트랜지스터(59)와 MOS 트랜지스터(55)를 사용하여 보다 고속으로 프리차지되기 때문에, 센싱노드(41)의 레벨은 스위치 수단에 의해 인버터(42)~(44)의 입력단자와 출력단자를 도통상태로 한 당초부터 한계전압 Vch의 근방이 되고, 대폭적인 독출시간의 단축이 가능하다. 또, MOS 트랜지스터(58)에 의해서 비트선 BL의 방전도 행해지므로 비트선 BL의 과충전의 문제도 해결된다.
본원 발명의 메모리장치는 상술한 바와 같이, 복수단의 증폭수단의 각각 입력단자와 출력단자 사이에 스위치수단이 접속되므로, 출력레벨을 한계치전압의 근방에 유지해 둘 수 있고, 그 출력전압은 한계치전압 근방의 레벨로부터만 천이하므로, 고속독출이 행해지는 동시에 비트선의 과충전에 의한 폐해도 해결된다. 또, 본원 발명의 메모리장치에서는 노드측의 증폭수단으로부터 차례로 증폭상태가 되기 때문에, 노드측으로부터 떨어져 있는 측의 증폭수단에서는 일시적으로 비증폭상태로 할 수 있다. 이 때문에 노이즈가 중첩된 때도 안정적으로 증폭이 가능하게 된다.

Claims (3)

  1. 부하와 전압제한회로의 사이의 노드에 있어서의 전류를 전압으로 변환하여 출력하는 센스앰프를 구비한 메모리장치에 있어서, 입출력단자가 각 스위치수단을 통하여 접속되는 최소한 2단이상의 증폭수단을 사용하여 상기 센스앰프를 구성하고, 그들 스위치 수단을 제어함으로써, 상기 노드측의 증폭수단으로부터 차례로 증폭상태로 하는 것을 특징으로 하는 메모리 장치.
  2. 비트선을 소정의 전압까지 프리차지한 후, 센스동작을 행하는 메모리장치에 있어서, 프리차지와 동시 또는 프리챠지에 앞서서 비트선의 방전을 행하는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서, 비트선의 프리차지와 동시 또는 프리차지에 앞서서 비트선의 방전이 행해지는 것을 특징으로 하는 메모리장치.
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