JP3919879B2 - メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明はＲＯＭやＤＲＡＭ等のメモリ装置に関するものである。
【０００２】
【従来の技術】
図８は従来のメモリ装置の一部の回路構成を示す回路図であり、図において、１，２は読み出しビット線、３，４は読み出しワード線で読み出しワード線３，４にはそれぞれ読み出しワード線選択信号Ｗ1 ，Ｗ2 が印加される。５，６はカラム選択線でカラム選択線５，６にはそれぞれカラム選択信号Ｃ1 ，Ｃ2 が印加される。７，８は読み出しビット線１，２を選択するためのトランジスタでそれぞれ読み出しビット線１，２に直列に接続されている。また、トランジスタ７，８のゲートはそれぞれカラム選択線５，６に接続されている。
【０００３】
９は読み出しビット線１，２の一端が共通に接続された共通読み出しビット線、１０は共通読み出しビット線９に電荷を供給するためのトランジスタで、トランジスタ１０のドレインは共通読み出しビット線９に接続され、トランジスタ１０のソースには電源電圧ＶDDが印加される。１１はインバータで、インバータ１１の入力端子にはチップイネーブル制御信号ＣＥＣが印加され、インバータ１１の出力端子はトランジスタ１０のゲートに接続されている。
【０００４】
１２，１３は読み出しビット線１，２の電位を増幅するためのインバータで、インバータ１２の入力端子は共通読み出しビット線９に、出力端子はインバータ１３の入力端子に接続されている。インバータ１３の出力端子からは出力信号Ｄ０が出力される。１４はインバータ１２の入力電位を保持するためのトランジスタで、トランジスタ１４のゲートはインバータ１２の出力端子に、トランジスタ１４のドレインはインバータ１２の入力端子に接続され、トランジスタ１４のソースには電源電圧ＶDDが印加される。
【０００５】
Ｍ1 〜Ｍ4 はメモリ素子を構成するトランジスタで、トランジスタＭ1 ，Ｍ4 のソースは接地され、トランジスタＭ1 ，Ｍ4 のドレインはそれぞれ読み出しビット線１，２に接続されている。トランジスタＭ2 ，Ｍ3 のソースは開放され、ドレインはそれぞれ読み出しビット線２，１に接続されている。トランジスタＭ1 ，Ｍ2 のゲートは読み出しワード線３に接続され、トランジスタＭ3 ，Ｍ4 のゲートは読み出しワード線４に接続されている。
【０００６】
図９はこの従来例のメモリ装置の物理的構成を示す上面図であり、図１０は図９のＢ−Ｂに沿う縦断斜視図である。図９，１０において、図８の回路図に対応する部分には図８と同一の番号を付し、その説明を省略する。
【０００７】
図９，図１０において、２２はメタルで構成される読み出しビット線１，２とトランジスタＭ1 ，Ｍ2 の拡散領域とを接触させるコンタクトホール、２３は基板、３１，３２はトランジスタＭ1 ，Ｍ2 の拡散領域である。
【０００８】
図１１はこの従来例のメモリ装置に印加、ないしメモリ装置から出力される各信号波形を示すタイミングチャートである。以下、図１１のタイミングチャートを参照しながら動作について説明する。
【０００９】
まず、チップイネーブル制御信号ＣＥＣが“Ｈ”レベルで、カラム選択信号Ｃ2 が“Ｈ”レベルである期間に、トランジスタ１０，８を介して読み出しビット線２が充電され、読み出しビット線２の電位（ｂｉｔ２と表記する）が“Ｈ”レベルとなっている。このとき読み出しビット線１の電位（ｂｉｔ１と表記する）は、カラム選択信号Ｃ1 が“Ｌ”レベルでトランジスタ７がオフ状態であるため、フローティング状態となっている。また、インバータ１３の出力信号Ｄ０は、共通読み出しビット線９の電位“Ｈ”がインバータ１２，１３で２度反転され、“Ｈ”レベルとなっている。
【００１０】
この状態で、カラム選択信号Ｃ1 が“Ｈ”レベル、Ｃ2 が“Ｌ”レベルに変化すると、トランジスタ７がオン状態、トランジスタ８がオフ状態となり、電位ｂｉｔ１が“Ｈ”レベルとなって読み出しビット線１に電荷がチャージされ、電位ｂｉｔ２は“Ｈ”レベルに保たれる。
【００１１】
この状態でチップイネーブル制御信号ＣＥＣが立ち下がると、トランジスタ１０がオフされ、共通読み出しビット線９への電力の供給が断たれる。続いて、読み出しワード線選択信号Ｗ1 が立ち上がると、トランジスタＭ1 ，Ｍ2 がオン状態となり、読み出しビット線１にチャージされた電荷がトランジスタＭ1 を介して引き抜かれ、電位ｂｉｔ１，出力信号Ｄ０が“Ｌ”レベルとなる。このとき、読み出しビット線１にチャージされた電荷はトランジスタＭ1 を介して引き抜かれ、電位ｂｉｔ１は徐々に低下する。
【００１２】
次に、チップイネーブル制御信号ＣＥＣが立ち上がり、読み出しワード線選択信号Ｗ1 が立ち下がると、トランジスタ１０がオンし、トランジスタＭ1 ，Ｍ2 がオフし、電源電圧ＶDDがトランジスタ１０を介して共通読み出しビット線９に供給されると共に、トランジスタ７がオン状態、トランジスタ８がオフ状態であるので、電位ｂｉｔ１が“Ｈ”レベルとなると共に、出力信号Ｄ０が“Ｈ”レベルとなる。
【００１３】
この状態で更に、カラム選択信号Ｃ1 が“Ｌ”レベル、Ｃ2 が“Ｈ”レベルに変化しても、電位ｂｉｔ１は既に“Ｈ”レベルとなっているので、電位ｂｉｔ１，ｂｉｔ２とも“Ｈ”レベルに保たれる。
【００１４】
【発明が解決しようとする課題】
従来のメモリ装置は以上のように構成されているので、出力信号Ｄ０が“Ｌ”レベルに立ち下がるのに要する時間は、トランジスタＭ1 による電荷の引き抜き時間によりほとんど決定されてしまう。この出力信号Ｄ０の立ち下がり時間はトランジスタＭ1 の形状を大きくすれば高速化することができる。しかしトランジスタＭ1 の形状を大きくするとメモリ装置全体の形状が大幅に大きくなってしまい、メモリ装置の形状を大きくせずに出力信号Ｄ０の立ち下がり時間を高速化することが困難であるという課題があった。
【００１５】
この発明は上記のような課題を解決するためになされたもので、形状を大きくすることなく出力信号Ｄ０の立ち下がり時間を高速化することのできるメモリ装置を得ることを目的とする。
【００１６】
また、この発明は容易に生産することのできるメモリ装置を得ることを目的とする。
【００１７】
【課題を解決するための手段】
請求項１記載の発明に係るメモリ装置は、制御端子が読み出しワード線に接続されるとともに、第１端子または第２端子の一方端子が読み出しビット線に接続され、第１端子または第２端子の他方端子が接地された、読み出しワード線選択時導通し、読み出しビット線の電荷を引き抜くための第一の経路を構成する第１のトランジスタと、制御端子が読み出しワード線に接続され、読み出しワード線の選択時に導通状態となる第２のトランジスタと、第３端子または第４端子の一方端子が、第２のトランジスタを介し、第１のトランジスタによって電荷の引き抜きが行われる読み出しビット線に接続され、第３端子または第４端子の他方端子が接地された、読み出しワード線選択時導通し、読み出しビット線の電荷を引き抜くための第２の経路を構成する第３のトランジスタと、を備えたものである。
【００１８】
請求項２記載の発明に係るメモリ装置は、第３のトランジスタは、さらに第３端子または第４端子の一方端子が第１のトランジスタによって電荷の引き抜きが行われる読み出しビット線とは異なる第２の読み出しビット線に接続され、第５端子または第６端子の一方端子が第２の読み出しビット線に接続されるとともに、第５端子または第６端子の他方端子が接地され、第２の読み出しビット線の非選択時に、第１の読み出しビット線にチャージされた電荷を引き抜くための第３の経路を構成する第４のトランジスタを備えたものである。
【００２０】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるメモリ装置の一部の回路構成を示す回路図であり、図において、１，２は読み出しビット線、３，４は読み出しワード線で読み出しワード線３，４にはそれぞれ読み出しワード線選択信号Ｗ1 ，Ｗ2 が印加される。５，６はカラム選択線でカラム選択線５，６にはそれぞれカラム選択信号Ｃ1 ，Ｃ2 が印加される。７，８は読み出しビット線１，２を選択するためのトランジスタ（第２のトランジスタ）でそれぞれ読み出しビット線１，２に直列に接続されている。また、トランジスタ７，８のゲートはそれぞれカラム選択線５，６に接続されている。７’，８’は選択されなかった読み出しビット線の電荷を引き抜くトランジスタ（第３のトランジスタ）で、トランジスタ７’，８’のソースはそれぞれトランジスタ７，８のドレインに接続され、トランジスタ７’，８’のドレインは接地され、ゲートはそれぞれカラム選択線５，６に接続されている。
【００２１】
９は読み出しビット線１，２の一端が共通に接続された共通読み出しビット線、１０は共通読み出しビット線９に電荷を供給するためのトランジスタで、トランジスタ１０のドレインは共通読み出しビット線９に接続され、トランジスタ１０のソースには電源電圧ＶDDが印加される。１１はインバータで、インバータ１１の入力端子にはチップイネーブル制御信号ＣＥＣが印加され、インバータ１１の出力端子はトランジスタ１０のゲートに接続されている。
【００２２】
１２，１３は読み出しビット線１，２の電位を増幅するためのインバータで、インバータ１２の入力端子は共通読み出しビット線９に、出力端子はインバータ１３の入力端子に接続されている。インバータ１３の出力端子からは出力信号Ｄ０が出力される。１４はインバータ１２の入力電位を保持するためのトランジスタで、トランジスタ１４のゲートはインバータ１２の出力端子に、トランジスタ１４のドレインはインバータ１２の入力端子に接続され、トランジスタ１４のソースには電源電圧ＶDDが印加される。
【００２３】
Ｍ1 〜Ｍ4 はメモリ素子を構成するトランジスタで、各トランジスタＭ1 〜Ｍ4 のソースは接地され、トランジスタＭ1 ，Ｍ4 のドレインはそれぞれ読み出しビット線１，２に接続され、トランジスタＭ2 ，Ｍ3 のドレインは読み出しビット線１，２には接続されていない。トランジスタＭ1 ，Ｍ2 のゲートは読み出しワード線３に接続され、トランジスタＭ3 ，Ｍ4 のゲートは読み出しワード線４に接続されている。ＴｒＮ1 、ＴｒＮ2 はビット線上の電荷引き抜きの速度を速めるためのトランジスタであり、トランジスタＴｒＮ1 ，ＴｒＮ2 のドレインはそれぞれトランジスタＭ1 ，Ｍ4 のドレインに、トランジスタＴｒＮ1 ，ＴｒＮ2 のソースはそれぞれトランジスタＭ2 ，Ｍ3 のドレインに接続されている。また、トランジスタＴｒＮ1 ，ＴｒＮ2 のゲートはそれぞれ読み出しワード線３，４に接続されている。なお、Ｐ1 ，Ｐ2 は読み出しビット線１上の電荷を引き抜く経路を表す。
【００２４】
図２はこの実施の形態１のメモリ装置の物理的構成を示す上面図であり、図３は図２のＡ−Ａに沿う縦断斜視図である。図２，図３において、図１の回路図に対応する部分には図１に付したのと同一の番号を付し、その説明を省略する。
【００２５】
図２，３において、２２はメタルで構成される読み出しビット線１，２とトランジスタＭ1 ，Ｍ2 の拡散領域とを接触させるコンタクトホール、２３は基板、３１，３２はトランジスタＭ1 ，Ｍ2 の拡散領域である。図２，３に示すように、トランジスタＭ1 ，Ｍ2 のドレイン間を接続する形でトランジスタＴｒＮ1 が設けられている。すなわち、従来から存在するトランジスタＭ1 ，Ｍ2 の間およびＭ3 ，Ｍ4 の間にそれぞれトランジスタＴｒＮ1 ，ＴｒＮ2 を挿入するため、メモリ装置全体の大きさは従来と同一であり、新たなトランジスタＴｒＮ1 ，ＴｒＮ2 を設けることによるレイアウト面積の増大は生じない。
【００２６】
図４はこの実施の形態１のメモリ装置に印加、ないしメモリ装置から出力される各信号波形を示すタイミングチャートである。以下、図４のタイミングチャートを参照しながら動作について説明する。
【００２７】
まず、チップイネーブル制御信号ＣＥＣが“Ｈ”レベルで、カラム選択信号Ｃ2 が“Ｈ”レベルである期間に、トランジスタ１０，８を介して読み出しビット線２が充電され、読み出しビット線２の電位（ｂｉｔ２と表記する）が“Ｈ”レベルとなっている。このとき読み出しビット線１の電位（ｂｉｔ１と表記する）は、カラム選択信号Ｃ1 が“Ｌ”レベルでトランジスタ７がオフ状態、トランジスタ７’がオン状態であるため、“Ｌ”レベルとなっている。また、インバータ７の出力信号Ｄ０は、共通読み出しビット線９の電位“Ｈ”がインバータ１２，１３で２度反転され、“Ｈ”レベルとなっている。
【００２８】
この状態で、カラム選択信号Ｃ1 が“Ｈ”レベル、Ｃ2 が“Ｌ”レベルに変化すると、トランジスタ７，８’がオン状態、トランジスタ７’，８がオフ状態となり、電位ｂｉｔ１が“Ｈ”レベル、電位ｂｉｔ２が“Ｌ”レベルとなり、読み出しビット線１に電荷がチャージされる。
【００２９】
この状態でチップイネーブル制御信号ＣＥＣが立ち下がると、トランジスタ１０がオフ状態となり、共通読み出しビット線９への電力の供給が断たれる。続いて、読み出しワード線選択信号Ｗ1 が立ち上がると、トランジスタＭ1 ，Ｍ2 ，ＴｒＮ1 がオン状態となり、読み出しビット線１にチャージされた電荷がトランジスタＭ1 （経路Ｐ1 ），ＴｒＮ1 ，Ｍ2 （経路Ｐ2 ）を介して引き抜かれ、電位ｂｉｔ１，出力信号Ｄ０が“Ｌ”レベルとなる。
このとき、読み出しビット線１にチャージされた電荷は経路Ｐ1 およびＰ2 を介して同時に引き抜かれるので、従来のメモリ装置に比べて２倍の速度で電荷を引き抜くことができる。
【００３０】
次に、チップイネーブル制御信号ＣＥＣが立ち上がり、読み出しワード線選択信号Ｗ1 が立ち下がると、トランジスタ１０がオンし、トランジスタＭ1 ，Ｍ2 ，ＴｒＮ1 がオフし、電源電圧ＶDDがトランジスタ１０を介して共通読み出しビット線９に供給されると共に、トランジスタ７，８’がオン状態、トランジスタ７’，８がオフ状態であるので、電位ｂｉｔ１が“Ｈ”レベルとなると共に、出力信号Ｄ０が“Ｈ”レベルとなる。
【００３１】
この状態で更に、カラム選択信号Ｃ1 が“Ｌ”レベル、Ｃ2 が“Ｈ”レベルに変化すると、この実施の形態１の図４における動作の初期状態に戻り、電位ｂｉｔ１が“Ｌ”レベル、電位ｂｉｔ２が“Ｈ”レベルとなる。
【００３２】
以上のように、この実施の形態１によれば、メモリ装置全体の形状を大きくすることなく、読み出しビット線上の電荷引き抜き動作を高速化することができる効果が得られる。
【００３３】
実施の形態２．
図５はこの発明の実施の形態２によるメモリ装置の一部の回路構成を示す回路図であり、図において、実施の形態１の図１の回路図に示した構成要素と同一の構成要素には同一の番号を付し、その説明を省略する。この実施の形態２は、ビット線の電荷の引き抜き経路を更に２経路設けて４経路とし、電荷の引き抜きを更に高速化したものである。
【００３４】
図５において、１’，２’は読み出しビット線、１５，１６はカラム選択線でカラム選択線１５，１６にはそれぞれカラム選択信号Ｃ3 ，Ｃ4 が印加される。１７，１８は読み出しビット線１’，２’を選択するためのトランジスタでそれぞれ読み出しビット線１’，２’に直列に接続されている。また、トランジスタ１７，１８のゲートはそれぞれカラム選択線１５，１６に接続されている。１７’，１８’は選択されなかった読み出しビット線の電荷を引き抜くトランジスタで、トランジスタ１７’，１８’のソースはそれぞれトランジスタ１７，１８のドレインに接続され、トランジスタ１７’，１８’のドレインは接地され、ゲートはそれぞれカラム選択線１５，１６に接続されている。
【００３５】
Ｍ5 〜Ｍ8 はメモリ素子を構成するトランジスタで、各トランジスタＭ5 〜Ｍ8 のソースは接地され、トランジスタＭ5 ，Ｍ8 のドレインはそれぞれ読み出しビット線１’，２’に接続され、トランジスタＭ6 ，Ｍ7 のドレインは読み出しビット線１’，２’には接続されていない。トランジスタＭ5 ，Ｍ6 のゲートは読み出しワード線３に接続され、トランジスタＭ7 ，Ｍ8 のゲートは読み出しワード線４に接続されている。ＴｒＮ3 、ＴｒＮ6 はビット線上の電荷引き抜きの速度を速めるためのトランジスタであり、トランジスタＴｒＮ3 ，ＴｒＮ4 のドレインはそれぞれトランジスタＭ2 ，Ｍ4 のドレインに、トランジスタＴｒＮ3 ，ＴｒＮ4 のソースはそれぞれトランジスタＭ5 ，Ｍ7 のドレインに接続されている。また、トランジスタＴｒＮ3 ，ＴｒＮ4 のゲートはそれぞれ読み出しワード線３，４に接続されている。さらに、トランジスタＴｒＮ5 ，ＴｒＮ6 のドレインはそれぞれトランジスタＭ5 ，Ｍ7 のドレインに、トランジスタＴｒＮ5 ，ＴｒＮ6 のソースはそれぞれトランジスタＭ6 ，Ｍ8 のドレインに接続されている。また、トランジスタＴｒＮ5 ，ＴｒＮ6 のゲートはそれぞれ読み出しワード線３，４に接続されている。なお、Ｐ3 ，Ｐ4 は読み出しビット線１上の電荷を引き抜く経路を表す。
【００３６】
次に動作について説明する。
この実施の形態２の動作は読み出しビット線１，２および１’，２’をそれぞれ対として、各対が実施の形態１と同一の動作を行う。そして、例えば、カラム選択信号Ｃ1 のみが“Ｈ”レベルで、他のカラム選択信号Ｃ2 〜Ｃ4 が“Ｌ”レベルであって、読み出しビット線１からチャージされた電荷を引き抜くときを考えてみると、このとき読み出しワード線３はトランジスタＭ1 ，Ｍ2 ，Ｍ5 ，Ｍ6 ，ＴｒＮ1 ，ＴｒＮ3 ，ＴｒＮ5 の全てのゲートに接続されているために、ワード線選択信号Ｗ1 が立ち上がると、これらのトランジスタが全てオンする。これにより、読み出しビット線１の電荷は経路Ｐ1 ，Ｐ2 ，Ｐ3 ，Ｐ4 の全てを介して引き抜かれるので、読み出しビット線１の電荷は従来の引き抜きの速度の４倍の速度で引き抜かれることとなる。このことは、他の読み出しビット線２，１’，２’の電荷を引き抜くときにも当てはまり、いずれの場合にも従来の４倍の速度で電荷を引き抜くことができる。
【００３７】
以上のように、この実施の形態２によれば、従来の４倍の速度で読み出しビット線の電荷を引き抜くことができる効果が得られる。
【００３８】
実施の形態３．
図６はこの発明の実施の形態３によるメモリ装置の一部の回路構成を示す回路図であり、図において、図１に示す実施の形態１の回路図と同一の構成要素には同一の番号を付し、その説明を省略する。この実施の形態３はメモリ装置のコード上、トランジスタＭ1 ，Ｍ2 のドレインがそれぞれ読み出しビット線１，２に接続されているものである。図６において、Ｐ5 は読み出しビット線上の電荷を引き抜く経路の一つである。
【００３９】
次に動作について説明する。
この実施の形態３においては、トランジスタ８’が読み出しビット線２上の電荷の引き抜き経路としてのみならず、読み出しビット線１上の電荷の引き抜き経路Ｐ5 としても機能する。すなわち、図４のタイミングチャートに示すように、ワード線選択信号Ｗ1 が立ち上がったときには、読み出しビット線２の電位ｂｉｔ２は既に“Ｌ”レベルとなっており、読み出しビット線２上には引き抜くべき電荷は存在しない。この状態でワード線選択信号Ｗ1 が立ち上がることにより、読み出しビット線１上の電荷が経路Ｐ1 ，Ｐ2 を介して引き抜かれると同時にトランジスタＭ２のドレインが読み出しビット線２に接続され、トランジスタ８’がオン状態にあるので、読み出しビット線１上の電荷は経路Ｐ5 を介しても引き抜かれるのである。これにより、読み出しビット線１上の電荷は従来の３倍の速度で引き抜かれることとなる。
【００４０】
以上のように、この実施の形態３によれば、従来の３倍の速度で読み出しビット線上の電荷を引き抜くことができる効果が得られる。
【００４１】
実施の形態４．
図７はこの発明によるメモリ装置の一部の回路構成を示す回路図であり、図において、図６の実施の形態３の構成要素と同一の構成要素には同一の番号を付し、その説明を省略する。
【００４２】
図７において、７”，８”は読み出しビット線１，２の電荷を引き抜くためのトランジスタ（第３のトランジスタ）であり、トランジスタ７”，８”のドレインはそれぞれトランジスタ７，８のドレインに接続され、トランジスタ７”，８”のソースは接地されている。１９，２０はカラム選択線でそれぞれトランジスタ７”，８”のゲートに接続され、カラム選択線１９，２０にはそれぞれカラム選択信号Ｃ5 ，Ｃ6 が印加される。
【００４３】
図７に示すように、この実施の形態４は、読み出しビット線に直列に接続されるカラム選択用のトランジスタ７，８と同一のタイプのトランジスタ７”，８”（図７に示した例ではＮ型のトランジスタ）を並列に接続し、カラム選択用トランジスタ７，８とは別個にカラム選択信号Ｃ5 ，Ｃ6 を供給するようにしたものである。これにより、メモリ装置の製造工程が簡単になり、形状が小型化できる。
【００４４】
以上のように、この実施の形態４によれば、メモリ装置の製造工程が簡単になり、形状が小型化できる効果が得られる。
【００４５】
【発明の効果】
以上のように、請求項１記載の発明によれば、読み出しビット線の電荷を引き抜くための第一の経路を構成する第１のトランジスタに加えて、読み出しワード線の選択時に導通状態となる第２のトランジスタを介し、読み出しワード線の選択時に導通し、読み出しビット線の電荷を引き抜くための第２の経路を構成する第３のトランジスタを備えるように構成したので、読み出しビット線の電荷の引き抜き速度が少なくとも２倍になるという効果が得られる。
【００４６】
請求項２記載の発明によれば、第３のトランジスタを、第１のトランジスタによって電荷の引き抜きが行われる読み出しビット線とは異なる第２の読み出しビット線に接続するとともに、第２の読み出しビット線の非選択時に、第１の読み出しビット線にチャージされた電荷を引き抜くための第３の経路を構成する第４のトランジスタを備えるように構成したので、メモリ装置の形状を増大させることなく、読み出しビット線の電荷の引き抜き速度が少なくとも２倍になるという効果が得られる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるメモリ装置の一部の回路構成を示す回路図である。
【図２】 実施の形態１のメモリ装置の物理的構成を示す上面図である。
【図３】 図２のＡ−Ａに沿う縦断斜視図である。
【図４】 実施の形態１のメモリ装置に印加ないしメモリ装置から出力される各信号波形を示すタイミングチャートである。
【図５】 この発明の実施の形態２によるメモリ装置の一部の回路構成を示す回路図である。
【図６】 この発明の実施の形態３によるメモリ装置の一部の回路構成を示す回路図である。
【図７】 この発明によるメモリ装置の一部の回路構成を示す回路図である。
【図８】 従来のメモリ装置の一部の回路構成を示す回路図である。
【図９】 図８の従来例のメモリ装置の物理的構成を示す上面図である。
【図１０】 図９のＢ−Ｂに沿う縦断斜視図である。
【図１１】 図８の従来例のメモリ装置に印加ないしメモリ装置から出力される各信号波形を示すタイミングチャートである。
【符号の説明】
１，１’，２，２’ 読み出しビット線、Ｍ1 トランジスタ（第１のトランジスタ）、７，８，Ｍ2 ，Ｍ5 ，Ｍ6 ，ＴｒＮ1 ，ＴｒＮ3 ，ＴｒＮ5 トランジスタ（第２のトランジスタ）、７’，７”，８’，８” トランジスタ（第３のトランジスタ）。
【発明の属する技術分野】
この発明はＲＯＭやＤＲＡＭ等のメモリ装置に関するものである。
【０００２】
【従来の技術】
図８は従来のメモリ装置の一部の回路構成を示す回路図であり、図において、１，２は読み出しビット線、３，４は読み出しワード線で読み出しワード線３，４にはそれぞれ読み出しワード線選択信号Ｗ1 ，Ｗ2 が印加される。５，６はカラム選択線でカラム選択線５，６にはそれぞれカラム選択信号Ｃ1 ，Ｃ2 が印加される。７，８は読み出しビット線１，２を選択するためのトランジスタでそれぞれ読み出しビット線１，２に直列に接続されている。また、トランジスタ７，８のゲートはそれぞれカラム選択線５，６に接続されている。
【０００３】
９は読み出しビット線１，２の一端が共通に接続された共通読み出しビット線、１０は共通読み出しビット線９に電荷を供給するためのトランジスタで、トランジスタ１０のドレインは共通読み出しビット線９に接続され、トランジスタ１０のソースには電源電圧ＶDDが印加される。１１はインバータで、インバータ１１の入力端子にはチップイネーブル制御信号ＣＥＣが印加され、インバータ１１の出力端子はトランジスタ１０のゲートに接続されている。
【０００４】
１２，１３は読み出しビット線１，２の電位を増幅するためのインバータで、インバータ１２の入力端子は共通読み出しビット線９に、出力端子はインバータ１３の入力端子に接続されている。インバータ１３の出力端子からは出力信号Ｄ０が出力される。１４はインバータ１２の入力電位を保持するためのトランジスタで、トランジスタ１４のゲートはインバータ１２の出力端子に、トランジスタ１４のドレインはインバータ１２の入力端子に接続され、トランジスタ１４のソースには電源電圧ＶDDが印加される。
【０００５】
Ｍ1 〜Ｍ4 はメモリ素子を構成するトランジスタで、トランジスタＭ1 ，Ｍ4 のソースは接地され、トランジスタＭ1 ，Ｍ4 のドレインはそれぞれ読み出しビット線１，２に接続されている。トランジスタＭ2 ，Ｍ3 のソースは開放され、ドレインはそれぞれ読み出しビット線２，１に接続されている。トランジスタＭ1 ，Ｍ2 のゲートは読み出しワード線３に接続され、トランジスタＭ3 ，Ｍ4 のゲートは読み出しワード線４に接続されている。
【０００６】
図９はこの従来例のメモリ装置の物理的構成を示す上面図であり、図１０は図９のＢ−Ｂに沿う縦断斜視図である。図９，１０において、図８の回路図に対応する部分には図８と同一の番号を付し、その説明を省略する。
【０００７】
図９，図１０において、２２はメタルで構成される読み出しビット線１，２とトランジスタＭ1 ，Ｍ2 の拡散領域とを接触させるコンタクトホール、２３は基板、３１，３２はトランジスタＭ1 ，Ｍ2 の拡散領域である。
【０００８】
図１１はこの従来例のメモリ装置に印加、ないしメモリ装置から出力される各信号波形を示すタイミングチャートである。以下、図１１のタイミングチャートを参照しながら動作について説明する。
【０００９】
まず、チップイネーブル制御信号ＣＥＣが“Ｈ”レベルで、カラム選択信号Ｃ2 が“Ｈ”レベルである期間に、トランジスタ１０，８を介して読み出しビット線２が充電され、読み出しビット線２の電位（ｂｉｔ２と表記する）が“Ｈ”レベルとなっている。このとき読み出しビット線１の電位（ｂｉｔ１と表記する）は、カラム選択信号Ｃ1 が“Ｌ”レベルでトランジスタ７がオフ状態であるため、フローティング状態となっている。また、インバータ１３の出力信号Ｄ０は、共通読み出しビット線９の電位“Ｈ”がインバータ１２，１３で２度反転され、“Ｈ”レベルとなっている。
【００１０】
この状態で、カラム選択信号Ｃ1 が“Ｈ”レベル、Ｃ2 が“Ｌ”レベルに変化すると、トランジスタ７がオン状態、トランジスタ８がオフ状態となり、電位ｂｉｔ１が“Ｈ”レベルとなって読み出しビット線１に電荷がチャージされ、電位ｂｉｔ２は“Ｈ”レベルに保たれる。
【００１１】
この状態でチップイネーブル制御信号ＣＥＣが立ち下がると、トランジスタ１０がオフされ、共通読み出しビット線９への電力の供給が断たれる。続いて、読み出しワード線選択信号Ｗ1 が立ち上がると、トランジスタＭ1 ，Ｍ2 がオン状態となり、読み出しビット線１にチャージされた電荷がトランジスタＭ1 を介して引き抜かれ、電位ｂｉｔ１，出力信号Ｄ０が“Ｌ”レベルとなる。このとき、読み出しビット線１にチャージされた電荷はトランジスタＭ1 を介して引き抜かれ、電位ｂｉｔ１は徐々に低下する。
【００１２】
次に、チップイネーブル制御信号ＣＥＣが立ち上がり、読み出しワード線選択信号Ｗ1 が立ち下がると、トランジスタ１０がオンし、トランジスタＭ1 ，Ｍ2 がオフし、電源電圧ＶDDがトランジスタ１０を介して共通読み出しビット線９に供給されると共に、トランジスタ７がオン状態、トランジスタ８がオフ状態であるので、電位ｂｉｔ１が“Ｈ”レベルとなると共に、出力信号Ｄ０が“Ｈ”レベルとなる。
【００１３】
この状態で更に、カラム選択信号Ｃ1 が“Ｌ”レベル、Ｃ2 が“Ｈ”レベルに変化しても、電位ｂｉｔ１は既に“Ｈ”レベルとなっているので、電位ｂｉｔ１，ｂｉｔ２とも“Ｈ”レベルに保たれる。
【００１４】
【発明が解決しようとする課題】
従来のメモリ装置は以上のように構成されているので、出力信号Ｄ０が“Ｌ”レベルに立ち下がるのに要する時間は、トランジスタＭ1 による電荷の引き抜き時間によりほとんど決定されてしまう。この出力信号Ｄ０の立ち下がり時間はトランジスタＭ1 の形状を大きくすれば高速化することができる。しかしトランジスタＭ1 の形状を大きくするとメモリ装置全体の形状が大幅に大きくなってしまい、メモリ装置の形状を大きくせずに出力信号Ｄ０の立ち下がり時間を高速化することが困難であるという課題があった。
【００１５】
この発明は上記のような課題を解決するためになされたもので、形状を大きくすることなく出力信号Ｄ０の立ち下がり時間を高速化することのできるメモリ装置を得ることを目的とする。
【００１６】
また、この発明は容易に生産することのできるメモリ装置を得ることを目的とする。
【００１７】
【課題を解決するための手段】
請求項１記載の発明に係るメモリ装置は、制御端子が読み出しワード線に接続されるとともに、第１端子または第２端子の一方端子が読み出しビット線に接続され、第１端子または第２端子の他方端子が接地された、読み出しワード線選択時導通し、読み出しビット線の電荷を引き抜くための第一の経路を構成する第１のトランジスタと、制御端子が読み出しワード線に接続され、読み出しワード線の選択時に導通状態となる第２のトランジスタと、第３端子または第４端子の一方端子が、第２のトランジスタを介し、第１のトランジスタによって電荷の引き抜きが行われる読み出しビット線に接続され、第３端子または第４端子の他方端子が接地された、読み出しワード線選択時導通し、読み出しビット線の電荷を引き抜くための第２の経路を構成する第３のトランジスタと、を備えたものである。
【００１８】
請求項２記載の発明に係るメモリ装置は、第３のトランジスタは、さらに第３端子または第４端子の一方端子が第１のトランジスタによって電荷の引き抜きが行われる読み出しビット線とは異なる第２の読み出しビット線に接続され、第５端子または第６端子の一方端子が第２の読み出しビット線に接続されるとともに、第５端子または第６端子の他方端子が接地され、第２の読み出しビット線の非選択時に、第１の読み出しビット線にチャージされた電荷を引き抜くための第３の経路を構成する第４のトランジスタを備えたものである。
【００２０】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるメモリ装置の一部の回路構成を示す回路図であり、図において、１，２は読み出しビット線、３，４は読み出しワード線で読み出しワード線３，４にはそれぞれ読み出しワード線選択信号Ｗ1 ，Ｗ2 が印加される。５，６はカラム選択線でカラム選択線５，６にはそれぞれカラム選択信号Ｃ1 ，Ｃ2 が印加される。７，８は読み出しビット線１，２を選択するためのトランジスタ（第２のトランジスタ）でそれぞれ読み出しビット線１，２に直列に接続されている。また、トランジスタ７，８のゲートはそれぞれカラム選択線５，６に接続されている。７’，８’は選択されなかった読み出しビット線の電荷を引き抜くトランジスタ（第３のトランジスタ）で、トランジスタ７’，８’のソースはそれぞれトランジスタ７，８のドレインに接続され、トランジスタ７’，８’のドレインは接地され、ゲートはそれぞれカラム選択線５，６に接続されている。
【００２１】
９は読み出しビット線１，２の一端が共通に接続された共通読み出しビット線、１０は共通読み出しビット線９に電荷を供給するためのトランジスタで、トランジスタ１０のドレインは共通読み出しビット線９に接続され、トランジスタ１０のソースには電源電圧ＶDDが印加される。１１はインバータで、インバータ１１の入力端子にはチップイネーブル制御信号ＣＥＣが印加され、インバータ１１の出力端子はトランジスタ１０のゲートに接続されている。
【００２２】
１２，１３は読み出しビット線１，２の電位を増幅するためのインバータで、インバータ１２の入力端子は共通読み出しビット線９に、出力端子はインバータ１３の入力端子に接続されている。インバータ１３の出力端子からは出力信号Ｄ０が出力される。１４はインバータ１２の入力電位を保持するためのトランジスタで、トランジスタ１４のゲートはインバータ１２の出力端子に、トランジスタ１４のドレインはインバータ１２の入力端子に接続され、トランジスタ１４のソースには電源電圧ＶDDが印加される。
【００２３】
Ｍ1 〜Ｍ4 はメモリ素子を構成するトランジスタで、各トランジスタＭ1 〜Ｍ4 のソースは接地され、トランジスタＭ1 ，Ｍ4 のドレインはそれぞれ読み出しビット線１，２に接続され、トランジスタＭ2 ，Ｍ3 のドレインは読み出しビット線１，２には接続されていない。トランジスタＭ1 ，Ｍ2 のゲートは読み出しワード線３に接続され、トランジスタＭ3 ，Ｍ4 のゲートは読み出しワード線４に接続されている。ＴｒＮ1 、ＴｒＮ2 はビット線上の電荷引き抜きの速度を速めるためのトランジスタであり、トランジスタＴｒＮ1 ，ＴｒＮ2 のドレインはそれぞれトランジスタＭ1 ，Ｍ4 のドレインに、トランジスタＴｒＮ1 ，ＴｒＮ2 のソースはそれぞれトランジスタＭ2 ，Ｍ3 のドレインに接続されている。また、トランジスタＴｒＮ1 ，ＴｒＮ2 のゲートはそれぞれ読み出しワード線３，４に接続されている。なお、Ｐ1 ，Ｐ2 は読み出しビット線１上の電荷を引き抜く経路を表す。
【００２４】
図２はこの実施の形態１のメモリ装置の物理的構成を示す上面図であり、図３は図２のＡ−Ａに沿う縦断斜視図である。図２，図３において、図１の回路図に対応する部分には図１に付したのと同一の番号を付し、その説明を省略する。
【００２５】
図２，３において、２２はメタルで構成される読み出しビット線１，２とトランジスタＭ1 ，Ｍ2 の拡散領域とを接触させるコンタクトホール、２３は基板、３１，３２はトランジスタＭ1 ，Ｍ2 の拡散領域である。図２，３に示すように、トランジスタＭ1 ，Ｍ2 のドレイン間を接続する形でトランジスタＴｒＮ1 が設けられている。すなわち、従来から存在するトランジスタＭ1 ，Ｍ2 の間およびＭ3 ，Ｍ4 の間にそれぞれトランジスタＴｒＮ1 ，ＴｒＮ2 を挿入するため、メモリ装置全体の大きさは従来と同一であり、新たなトランジスタＴｒＮ1 ，ＴｒＮ2 を設けることによるレイアウト面積の増大は生じない。
【００２６】
図４はこの実施の形態１のメモリ装置に印加、ないしメモリ装置から出力される各信号波形を示すタイミングチャートである。以下、図４のタイミングチャートを参照しながら動作について説明する。
【００２７】
まず、チップイネーブル制御信号ＣＥＣが“Ｈ”レベルで、カラム選択信号Ｃ2 が“Ｈ”レベルである期間に、トランジスタ１０，８を介して読み出しビット線２が充電され、読み出しビット線２の電位（ｂｉｔ２と表記する）が“Ｈ”レベルとなっている。このとき読み出しビット線１の電位（ｂｉｔ１と表記する）は、カラム選択信号Ｃ1 が“Ｌ”レベルでトランジスタ７がオフ状態、トランジスタ７’がオン状態であるため、“Ｌ”レベルとなっている。また、インバータ７の出力信号Ｄ０は、共通読み出しビット線９の電位“Ｈ”がインバータ１２，１３で２度反転され、“Ｈ”レベルとなっている。
【００２８】
この状態で、カラム選択信号Ｃ1 が“Ｈ”レベル、Ｃ2 が“Ｌ”レベルに変化すると、トランジスタ７，８’がオン状態、トランジスタ７’，８がオフ状態となり、電位ｂｉｔ１が“Ｈ”レベル、電位ｂｉｔ２が“Ｌ”レベルとなり、読み出しビット線１に電荷がチャージされる。
【００２９】
この状態でチップイネーブル制御信号ＣＥＣが立ち下がると、トランジスタ１０がオフ状態となり、共通読み出しビット線９への電力の供給が断たれる。続いて、読み出しワード線選択信号Ｗ1 が立ち上がると、トランジスタＭ1 ，Ｍ2 ，ＴｒＮ1 がオン状態となり、読み出しビット線１にチャージされた電荷がトランジスタＭ1 （経路Ｐ1 ），ＴｒＮ1 ，Ｍ2 （経路Ｐ2 ）を介して引き抜かれ、電位ｂｉｔ１，出力信号Ｄ０が“Ｌ”レベルとなる。
このとき、読み出しビット線１にチャージされた電荷は経路Ｐ1 およびＰ2 を介して同時に引き抜かれるので、従来のメモリ装置に比べて２倍の速度で電荷を引き抜くことができる。
【００３０】
次に、チップイネーブル制御信号ＣＥＣが立ち上がり、読み出しワード線選択信号Ｗ1 が立ち下がると、トランジスタ１０がオンし、トランジスタＭ1 ，Ｍ2 ，ＴｒＮ1 がオフし、電源電圧ＶDDがトランジスタ１０を介して共通読み出しビット線９に供給されると共に、トランジスタ７，８’がオン状態、トランジスタ７’，８がオフ状態であるので、電位ｂｉｔ１が“Ｈ”レベルとなると共に、出力信号Ｄ０が“Ｈ”レベルとなる。
【００３１】
この状態で更に、カラム選択信号Ｃ1 が“Ｌ”レベル、Ｃ2 が“Ｈ”レベルに変化すると、この実施の形態１の図４における動作の初期状態に戻り、電位ｂｉｔ１が“Ｌ”レベル、電位ｂｉｔ２が“Ｈ”レベルとなる。
【００３２】
以上のように、この実施の形態１によれば、メモリ装置全体の形状を大きくすることなく、読み出しビット線上の電荷引き抜き動作を高速化することができる効果が得られる。
【００３３】
実施の形態２．
図５はこの発明の実施の形態２によるメモリ装置の一部の回路構成を示す回路図であり、図において、実施の形態１の図１の回路図に示した構成要素と同一の構成要素には同一の番号を付し、その説明を省略する。この実施の形態２は、ビット線の電荷の引き抜き経路を更に２経路設けて４経路とし、電荷の引き抜きを更に高速化したものである。
【００３４】
図５において、１’，２’は読み出しビット線、１５，１６はカラム選択線でカラム選択線１５，１６にはそれぞれカラム選択信号Ｃ3 ，Ｃ4 が印加される。１７，１８は読み出しビット線１’，２’を選択するためのトランジスタでそれぞれ読み出しビット線１’，２’に直列に接続されている。また、トランジスタ１７，１８のゲートはそれぞれカラム選択線１５，１６に接続されている。１７’，１８’は選択されなかった読み出しビット線の電荷を引き抜くトランジスタで、トランジスタ１７’，１８’のソースはそれぞれトランジスタ１７，１８のドレインに接続され、トランジスタ１７’，１８’のドレインは接地され、ゲートはそれぞれカラム選択線１５，１６に接続されている。
【００３５】
Ｍ5 〜Ｍ8 はメモリ素子を構成するトランジスタで、各トランジスタＭ5 〜Ｍ8 のソースは接地され、トランジスタＭ5 ，Ｍ8 のドレインはそれぞれ読み出しビット線１’，２’に接続され、トランジスタＭ6 ，Ｍ7 のドレインは読み出しビット線１’，２’には接続されていない。トランジスタＭ5 ，Ｍ6 のゲートは読み出しワード線３に接続され、トランジスタＭ7 ，Ｍ8 のゲートは読み出しワード線４に接続されている。ＴｒＮ3 、ＴｒＮ6 はビット線上の電荷引き抜きの速度を速めるためのトランジスタであり、トランジスタＴｒＮ3 ，ＴｒＮ4 のドレインはそれぞれトランジスタＭ2 ，Ｍ4 のドレインに、トランジスタＴｒＮ3 ，ＴｒＮ4 のソースはそれぞれトランジスタＭ5 ，Ｍ7 のドレインに接続されている。また、トランジスタＴｒＮ3 ，ＴｒＮ4 のゲートはそれぞれ読み出しワード線３，４に接続されている。さらに、トランジスタＴｒＮ5 ，ＴｒＮ6 のドレインはそれぞれトランジスタＭ5 ，Ｍ7 のドレインに、トランジスタＴｒＮ5 ，ＴｒＮ6 のソースはそれぞれトランジスタＭ6 ，Ｍ8 のドレインに接続されている。また、トランジスタＴｒＮ5 ，ＴｒＮ6 のゲートはそれぞれ読み出しワード線３，４に接続されている。なお、Ｐ3 ，Ｐ4 は読み出しビット線１上の電荷を引き抜く経路を表す。
【００３６】
次に動作について説明する。
この実施の形態２の動作は読み出しビット線１，２および１’，２’をそれぞれ対として、各対が実施の形態１と同一の動作を行う。そして、例えば、カラム選択信号Ｃ1 のみが“Ｈ”レベルで、他のカラム選択信号Ｃ2 〜Ｃ4 が“Ｌ”レベルであって、読み出しビット線１からチャージされた電荷を引き抜くときを考えてみると、このとき読み出しワード線３はトランジスタＭ1 ，Ｍ2 ，Ｍ5 ，Ｍ6 ，ＴｒＮ1 ，ＴｒＮ3 ，ＴｒＮ5 の全てのゲートに接続されているために、ワード線選択信号Ｗ1 が立ち上がると、これらのトランジスタが全てオンする。これにより、読み出しビット線１の電荷は経路Ｐ1 ，Ｐ2 ，Ｐ3 ，Ｐ4 の全てを介して引き抜かれるので、読み出しビット線１の電荷は従来の引き抜きの速度の４倍の速度で引き抜かれることとなる。このことは、他の読み出しビット線２，１’，２’の電荷を引き抜くときにも当てはまり、いずれの場合にも従来の４倍の速度で電荷を引き抜くことができる。
【００３７】
以上のように、この実施の形態２によれば、従来の４倍の速度で読み出しビット線の電荷を引き抜くことができる効果が得られる。
【００３８】
実施の形態３．
図６はこの発明の実施の形態３によるメモリ装置の一部の回路構成を示す回路図であり、図において、図１に示す実施の形態１の回路図と同一の構成要素には同一の番号を付し、その説明を省略する。この実施の形態３はメモリ装置のコード上、トランジスタＭ1 ，Ｍ2 のドレインがそれぞれ読み出しビット線１，２に接続されているものである。図６において、Ｐ5 は読み出しビット線上の電荷を引き抜く経路の一つである。
【００３９】
次に動作について説明する。
この実施の形態３においては、トランジスタ８’が読み出しビット線２上の電荷の引き抜き経路としてのみならず、読み出しビット線１上の電荷の引き抜き経路Ｐ5 としても機能する。すなわち、図４のタイミングチャートに示すように、ワード線選択信号Ｗ1 が立ち上がったときには、読み出しビット線２の電位ｂｉｔ２は既に“Ｌ”レベルとなっており、読み出しビット線２上には引き抜くべき電荷は存在しない。この状態でワード線選択信号Ｗ1 が立ち上がることにより、読み出しビット線１上の電荷が経路Ｐ1 ，Ｐ2 を介して引き抜かれると同時にトランジスタＭ２のドレインが読み出しビット線２に接続され、トランジスタ８’がオン状態にあるので、読み出しビット線１上の電荷は経路Ｐ5 を介しても引き抜かれるのである。これにより、読み出しビット線１上の電荷は従来の３倍の速度で引き抜かれることとなる。
【００４０】
以上のように、この実施の形態３によれば、従来の３倍の速度で読み出しビット線上の電荷を引き抜くことができる効果が得られる。
【００４１】
実施の形態４．
図７はこの発明によるメモリ装置の一部の回路構成を示す回路図であり、図において、図６の実施の形態３の構成要素と同一の構成要素には同一の番号を付し、その説明を省略する。
【００４２】
図７において、７”，８”は読み出しビット線１，２の電荷を引き抜くためのトランジスタ（第３のトランジスタ）であり、トランジスタ７”，８”のドレインはそれぞれトランジスタ７，８のドレインに接続され、トランジスタ７”，８”のソースは接地されている。１９，２０はカラム選択線でそれぞれトランジスタ７”，８”のゲートに接続され、カラム選択線１９，２０にはそれぞれカラム選択信号Ｃ5 ，Ｃ6 が印加される。
【００４３】
図７に示すように、この実施の形態４は、読み出しビット線に直列に接続されるカラム選択用のトランジスタ７，８と同一のタイプのトランジスタ７”，８”（図７に示した例ではＮ型のトランジスタ）を並列に接続し、カラム選択用トランジスタ７，８とは別個にカラム選択信号Ｃ5 ，Ｃ6 を供給するようにしたものである。これにより、メモリ装置の製造工程が簡単になり、形状が小型化できる。
【００４４】
以上のように、この実施の形態４によれば、メモリ装置の製造工程が簡単になり、形状が小型化できる効果が得られる。
【００４５】
【発明の効果】
以上のように、請求項１記載の発明によれば、読み出しビット線の電荷を引き抜くための第一の経路を構成する第１のトランジスタに加えて、読み出しワード線の選択時に導通状態となる第２のトランジスタを介し、読み出しワード線の選択時に導通し、読み出しビット線の電荷を引き抜くための第２の経路を構成する第３のトランジスタを備えるように構成したので、読み出しビット線の電荷の引き抜き速度が少なくとも２倍になるという効果が得られる。
【００４６】
請求項２記載の発明によれば、第３のトランジスタを、第１のトランジスタによって電荷の引き抜きが行われる読み出しビット線とは異なる第２の読み出しビット線に接続するとともに、第２の読み出しビット線の非選択時に、第１の読み出しビット線にチャージされた電荷を引き抜くための第３の経路を構成する第４のトランジスタを備えるように構成したので、メモリ装置の形状を増大させることなく、読み出しビット線の電荷の引き抜き速度が少なくとも２倍になるという効果が得られる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるメモリ装置の一部の回路構成を示す回路図である。
【図２】 実施の形態１のメモリ装置の物理的構成を示す上面図である。
【図３】 図２のＡ−Ａに沿う縦断斜視図である。
【図４】 実施の形態１のメモリ装置に印加ないしメモリ装置から出力される各信号波形を示すタイミングチャートである。
【図５】 この発明の実施の形態２によるメモリ装置の一部の回路構成を示す回路図である。
【図６】 この発明の実施の形態３によるメモリ装置の一部の回路構成を示す回路図である。
【図７】 この発明によるメモリ装置の一部の回路構成を示す回路図である。
【図８】 従来のメモリ装置の一部の回路構成を示す回路図である。
【図９】 図８の従来例のメモリ装置の物理的構成を示す上面図である。
【図１０】 図９のＢ−Ｂに沿う縦断斜視図である。
【図１１】 図８の従来例のメモリ装置に印加ないしメモリ装置から出力される各信号波形を示すタイミングチャートである。
【符号の説明】
１，１’，２，２’ 読み出しビット線、Ｍ1 トランジスタ（第１のトランジスタ）、７，８，Ｍ2 ，Ｍ5 ，Ｍ6 ，ＴｒＮ1 ，ＴｒＮ3 ，ＴｒＮ5 トランジスタ（第２のトランジスタ）、７’，７”，８’，８” トランジスタ（第３のトランジスタ）。
Claims (2)
- 制御端子が読み出しワード線に接続されるとともに、第１端子または第２端子の一方端子が読み出しビット線に接続され、前記第１端子または第２端子の他方端子が接地された、前記読み出しワード線選択時導通し、前記読み出しビット線の電荷を引き抜くための第一の経路を構成する第１のトランジスタと、
制御端子が前記読み出しワード線に接続され、前記読み出しワード線の選択時に導通状態となる第２のトランジスタと、
第３端子または第４端子の一方端子が、前記第２のトランジスタを介し、前記第１のトランジスタによって電荷の引き抜きが行われる読み出しビット線に接続され、前記第３端子または第４端子の他方端子が接地された、前記読み出しワード線選択時導通し、前記読み出しビット線の電荷を引き抜くための第２の経路を構成する第３のトランジスタと、
を備えたことを特徴とするメモリ装置。 - 前記第３のトランジスタは、さらに前記第３端子または第４端子の一方端子が前記第１のトランジスタによって電荷の引き抜きが行われる読み出しビット線とは異なる第２の読み出しビット線に接続され、
第５端子または第６端子の一方端子が前記第２の読み出しビット線に接続されるとともに、前記第５端子または第６端子の他方端子が接地され、前記第２の読み出しビット線の非選択時に、前記第１の読み出しビット線にチャージされた電荷を引き抜くための第３の経路を構成する第４のトランジスタを備えたことを特徴とする請求項１に記載のメモリ装置。
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