JPS5847795B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS5847795B2 JPS5847795B2 JP53066558A JP6655878A JPS5847795B2 JP S5847795 B2 JPS5847795 B2 JP S5847795B2 JP 53066558 A JP53066558 A JP 53066558A JP 6655878 A JP6655878 A JP 6655878A JP S5847795 B2 JPS5847795 B2 JP S5847795B2
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- JP
- Japan
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- rom
- section
- output
- threshold value
- transistor
- Prior art date
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- Expired
Links
- 239000004065 semiconductor Substances 0.000 title claims 2
- 238000003860 storage Methods 0.000 title description 2
- 238000001514 detection method Methods 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- XUFQPHANEAPEMJ-UHFFFAOYSA-N famotidine Chemical compound NC(N)=NC1=NC(CSCCC(N)=NS(N)(=O)=O)=CS1 XUFQPHANEAPEMJ-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明はＭＯＳ型リードオンリーメモリー（ＲＯＭ）に
関する。
関する。
本発明の目的は、大記憶容量のメモリーを供給すること
にある。
にある。
従来ＭＯＳ型ＲＯＭにおいては、例えば第１図に示すパ
ターンが多く使われてきた。
ターンが多く使われてきた。
ここで４，５，６はソース拡散層、７，８はデータ出力
となるドレイン拡散層、９．１０はデータ出力配線であ
る。
となるドレイン拡散層、９．１０はデータ出力配線であ
る。
又１１〜１７はゲートを構成し、アドレス入力１〜３に
よりトランジスタをＯＮさせる。
よりトランジスタをＯＮさせる。
従ってこのタイフ’（７） Ｒ Ｏ Ｍはマスクにより
ゲートを構成するか否かを、すなわちゲートを構成する
か否かでパターンとして作り込み、プログラムを行なう
。
ゲートを構成するか否かを、すなわちゲートを構成する
か否かでパターンとして作り込み、プログラムを行なう
。
トランジスタ１個分のエリアがＲＯＭ１ビットを構成す
る。
る。
しかしこの種のＲＯＭは１ビットのサイズがまだ大きく
数１０ＫビットのＲＯＭを構成する際には、まだ大きす
ぎる。
数１０ＫビットのＲＯＭを構成する際には、まだ大きす
ぎる。
本発明はこのような欠点を除去したもので、各セル共ト
ランジスタを形成し、かつ２レベル以上のトランジスタ
のシキイ値を使い分けることにより、更に大容量化への
方式を提供するものである。
ランジスタを形成し、かつ２レベル以上のトランジスタ
のシキイ値を使い分けることにより、更に大容量化への
方式を提供するものである。
第３図は本発明の一例をなすパターン図である。
ＲＯＭのセル２１〜２８はトランジスタが構成されてい
る。
る。
ここでのプログラムの一例として、トランジスタ２２，
２６．２８は最初の作り込み時のシキイ値とする。
２６．２８は最初の作り込み時のシキイ値とする。
（例えば２Ｖ）。２１，２４はＰチャネルであればボロ
ンをイオン打込みすることにより０． ５ Ｖ下げる。
ンをイオン打込みすることにより０． ５ Ｖ下げる。
又２５，２７は１．Ｏ Ｖ， ２ ３ハ０．５ Ｖト４
１／ヘル作り込めば１セル（１トランジスタ）に４状態
すなわち２ビットとなり、従来の１セル１ビットに対し
２倍のメモリー容量となる。
１／ヘル作り込めば１セル（１トランジスタ）に４状態
すなわち２ビットとなり、従来の１セル１ビットに対し
２倍のメモリー容量となる。
シキイ値のシフトはイオン打込法によるチャネルドーブ
が一番有効である。
が一番有効である。
例えば第４図に示すようにゲート膜を介してチャネル表
面４３に不純物イオンを打込む。
面４３に不純物イオンを打込む。
ＰチャネルであればＢを注入するとシキイ値は下がるＰ
であれば上がる。
であれば上がる。
Ｎチャネルは逆であり、このチャネルドーブのマスクパ
ターンにより任意のシキイ値を各トランジスタセルに対
し実現可能である。
ターンにより任意のシキイ値を各トランジスタセルに対
し実現可能である。
第５図は第３図におけるメモリーのデータ出力のセンス
アンプの実現例を示す。
アンプの実現例を示す。
ＲＯＭセル５１のシキイ値はミラーセル５４〜５７のト
ランジスタのシキイ値のうちのどれかの１つと一致する
はずである。
ランジスタのシキイ値のうちのどれかの１つと一致する
はずである。
まずφはＨレベルとなりトランジスタ５２．５３をＯＮ
させデータラインの出力をコンパレータ５８により比較
する。
させデータラインの出力をコンパレータ５８により比較
する。
φ１〜φ２は順次トランジスタ５４〜５７のうちの１つ
を選択してＯＮさせる。
を選択してＯＮさせる。
フリツプ・フロツプ６０はコンパレータの出力レベルが
反転するクロツクパルスをカウントしデータ出力Ｄ。
反転するクロツクパルスをカウントしデータ出力Ｄ。
−Ｄ１からその内容を出力する。
例えば５１が５６のシキイ値と同じであればＤｏにはＬ
， Ｄ１はＨが出力され１トランジスタから２ビット
が出力可能となる。
， Ｄ１はＨが出力され１トランジスタから２ビット
が出力可能となる。
尚５４はイオン打込回数Ｏ回、５７は３回を示す。
第６図は更にトランジスタシキイ値の検出用回路の１−
ｆＩＪを示す。
ｆＩＪを示す。
この例ではアドレス入力そのものがシキイ値電圧より少
し高い値とし、入カレベルをφ１〜φ４のクロツク信号
により、イオン打込０回のトランジスタ６１から３回の
トランジスタ６４まで切換え、どのクロツクの時トラン
ジスタの各セルがＯＮＬ，たかを検出し、シキイ値を読
み出すものである。
し高い値とし、入カレベルをφ１〜φ４のクロツク信号
により、イオン打込０回のトランジスタ６１から３回の
トランジスタ６４まで切換え、どのクロツクの時トラン
ジスタの各セルがＯＮＬ，たかを検出し、シキイ値を読
み出すものである。
第７図はフローテイングゲート型の不揮発性メモＩＪ−
（ＦＡＭＯＳ）の構成を示すものであり、フローテイン
グゲート７１にドレイン７２から電荷を注入してシキイ
値をシフトさせるものである。
（ＦＡＭＯＳ）の構成を示すものであり、フローテイン
グゲート７１にドレイン７２から電荷を注入してシキイ
値をシフトさせるものである。
従来一般には注入電荷があるかなしかの方式．すなわち
１セル１ビット方式である。
１セル１ビット方式である。
従って本発明の方式を適応すると、電荷の注入量を伺レ
ベルかに分けてコントロールし、第５図のようなシキイ
値検出回路を，用いてデータ出力を行なえば、１セルが
２ビット、３ビットにも拡張でき、メモリーの容量は倍
増する。
ベルかに分けてコントロールし、第５図のようなシキイ
値検出回路を，用いてデータ出力を行なえば、１セルが
２ビット、３ビットにも拡張でき、メモリーの容量は倍
増する。
本発明は多レベルのシキイ値を任意に各トランジスタに
与え、シキイ値検出回路により１セル１トランジスタか
ら多レベルの出力をデータラインに出力することにより
１本のデータラインから多ビットの出力が得られる利点
があり、マイクロコンピュータ用のプログラムメモリー
、キャラクタディスプレイ用、プリンタ用のキャラクタ
ジエネレータに応用すれば、数Ｋビット、数１０キロビ
ットでもＩＣ内に比較的小面積で実現でき、特にデジタ
ル腕時計の如き小体積回路には最適である。
与え、シキイ値検出回路により１セル１トランジスタか
ら多レベルの出力をデータラインに出力することにより
１本のデータラインから多ビットの出力が得られる利点
があり、マイクロコンピュータ用のプログラムメモリー
、キャラクタディスプレイ用、プリンタ用のキャラクタ
ジエネレータに応用すれば、数Ｋビット、数１０キロビ
ットでもＩＣ内に比較的小面積で実現でき、特にデジタ
ル腕時計の如き小体積回路には最適である。
第１図は従来のＭＯＳ型のＲＯＭパターン、第２図は第
１図Ａ−Ａの断面図、第３図は本発明によるＲＯＭパタ
ーンの一例、第４図はイオン打込方法の一例、第５図は
シキイ値検出回路の一例、第６図はアドレス入力線でダ
イレクトにシキイ値検出する場合のアドレス線の構成例
、第７図は不揮発性ＲＯＭの構造例。 ７１はフローテイングゲートを示す。
１図Ａ−Ａの断面図、第３図は本発明によるＲＯＭパタ
ーンの一例、第４図はイオン打込方法の一例、第５図は
シキイ値検出回路の一例、第６図はアドレス入力線でダ
イレクトにシキイ値検出する場合のアドレス線の構成例
、第７図は不揮発性ＲＯＭの構造例。 ７１はフローテイングゲートを示す。
Claims (1)
- Ｉ ＲＯＭ部及び該ＲＯＭの出力レベルの検出を行な
う検出部よりなり、該ＲＯＭ部はシキイ値電圧の相違に
より情報が記憶された複数のＭＯＳトランジスタよりな
り、該検出部はミラーセル部とコンパレータよりなり、
該ミラーセル部は該ＲＯＭ部を構成するトランジスタの
全てのシキイ値電圧に対応するシキイ値電圧を有する複
数のＭＯＳトランジスタからなり、該コンパレータには
該ＲＯＭ部の出力と該ミラーセル部の出力が入力され、
該ＲＯＭ部の選択されたトランジスタのシキイ値電圧を
読み出すことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53066558A JPS5847795B2 (ja) | 1978-06-02 | 1978-06-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53066558A JPS5847795B2 (ja) | 1978-06-02 | 1978-06-02 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54158134A JPS54158134A (en) | 1979-12-13 |
| JPS5847795B2 true JPS5847795B2 (ja) | 1983-10-25 |
Family
ID=13319365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53066558A Expired JPS5847795B2 (ja) | 1978-06-02 | 1978-06-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5847795B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4202044A (en) * | 1978-06-13 | 1980-05-06 | International Business Machines Corporation | Quaternary FET read only memory |
| US4404655A (en) * | 1981-01-28 | 1983-09-13 | General Instrument Corporation | Data sense apparatus for use in multi-threshold read only memory |
| US4388702A (en) * | 1981-08-21 | 1983-06-14 | Mostek Corporation | Multi-bit read only memory circuit |
| WO1995031814A1 (en) * | 1994-05-13 | 1995-11-23 | Aplus Integrated Circuits, Inc. | Multistate rom memory cell array |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4833735A (ja) * | 1971-09-01 | 1973-05-12 |
-
1978
- 1978-06-02 JP JP53066558A patent/JPS5847795B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4833735A (ja) * | 1971-09-01 | 1973-05-12 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54158134A (en) | 1979-12-13 |
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