JP3601540B2 - 半導体装置 - Google Patents

Description

技術分野
本発明は半導体装置、特に、高性能MOS回路に関する。
背景技術
インピーダンス負荷を駆動するために、特にアナログ信号あるいは多値信号を用いる応用分野で、ソースフォロワ回路がよく用いられている。そのような回路を図１に示す。この図は、１つのNMOSトランジスタ（NMOSと略記する）（M10）と負荷容量（C10）とからなるソースフォロワ回路であり、V_IN（101）がV_T（M10のしきい値電圧）より大きいとき電流が流れて、V_OUT（102）を
V_OUT＝V_IN−V_T （１）
まで増加させる。
ソースフォロワの構成で、NMOSのゲート電極がフローティングとされ、図２に示されているように、幾つかの入力ゲートがフローティングゲートに容量結合されていると、フローティングゲートの電位（φ_Ｆ）（201）は、入力に印加される電圧の線形の重み付きの総和となる：

ここで、ｎは入力ゲートの数、C₁からC_nはフローティングゲートに対する結合容量、C_totalはすべての結合容量の総和である。それで、結合容量の比率と入力電圧を調整することにより、フローティングゲート電位を任意の所望の電圧とすることができる。この回路の場合、V_OUT（202）はφ_Ｆ−V_Tに達するまで上昇する。
この回路の１つの応用は、図３に描かれている単純な２ビットのディジタル−アナログ（D/A）変換器である。結合比率をC₁:C₂＝1:2に設定し、入力ゲートV₁（301）およびV₂（302）に0Vあるいは5Vを印加することにより、表１に示されているように、フローティングゲート（303）は４つの状態を取ることができる。このようにして、V₁およびV₂におけるディジタル信号は、V_OUT（304）におけるアナログ信号に変換される。
発明の開示
本発明はソースフォロワの構成で少なくとも１つのｎチャネルあるいはｐチャネルMOSトランジスタを有する半導体回路を開示する。このソースフォロワ回路の入力は、多重制御ゲートに容量結合されたフローティングゲートである。制御ゲートに印加される電圧と、制御ゲートの結合比率とによって、フローティングゲートの電位が決定される。電圧の供給がソースフォロワ回路のドレイン電極に印加されると、ソース電極の電位は、（１）式でV_T ０とすれば、フローティングゲートの電位にほぼ等しい。
上記の半導体装置により、単一トランジスタによる多値データあるいはアナログデータの不揮発性記憶が可能な読み出し専用メモリセルが実現される。データは、製造工程の際に、単一のマスク工程でセルにプログラムされる。このセルを繰り返して幾つかの行と列からなるマトリクスを構成し、１つの行のすべてのセルが共通のワード線を共有し、１つの列のすべてのセルが共通のビット線を共有するようにすれば、高密度メモリセルアレーが実現される。更に、このセルは待機電力を全く消費しない。
【図面の簡単な説明】
図１は、典型的なNMOSソースフォロワ回路を示す回路図である。
図２は、フローティングゲート電極に容量結合された多重入力ゲートを有するNMOSソースフォロワ回路を示す回路図である。
図３は、フローティングゲートNMOSソースフォロワ回路を用いた２ビットディジタル−アナログ変換器を示す回路図である。
図４は、実施例１の回路をデータ値“2"を記憶する場合について示す回路図である。
図５は、実施例２の回路をデータ値“2"を記憶する場合について示す回路図である。
図６は、実施例３の回路をデータ値“2"を記憶する場合について示す回路図である。
図７は、実施例３のセルで構成されるアレーの見本を示す回路図である。
図８は、実施例３の回路について測定された動作データを示す図である。
図９は、試験製造された４値および８値のセルの顕微鏡写真である。
図10は、本発明の略上面図および略断面図である。
図11は、実施例４の回路をデータ値“2"を記憶する場合について示す回路図である。
図12は、８値のセルについて、（ａ）２進重み付きコンデンサと（ｂ）実施例５の可変重み付きコンデンサとによるプログラミングの比較を示す回路図である。
発明を実施するための最良の形態
以下、本発明をその実施例に基づいて詳細に説明するが、勿論、本発明がこれら実施例に限定されることはない。
（実施例１）
図３の単一トランジスタ２ビットD/A変換器は、図４に示されるように、選択トランジスタ（M40）を追加するだけでメモリセルに転換できる。表１は、図３の２ビットD/A変換器のフローティングゲートが取り得る４つの状態をリストしたものである。図４は、データ値“2"を記憶する４値セルを示したものである。電極401および402の接続をV_DDあるいは0Vに変更することにより、セルを異なる値にプログラムすることができる。これは装置製造工程において単一のマスク工程により実施できる。このようにして、（２）式で与えられるように、フローティングゲート（403）の様々な状態を実現することができる。
セルからデータを読み出すためには、ビット線（404）を0Vにプリチャージし、ワード線（405）をハイに設定することによりM40をオンにする。それで、ソースフォロワ回路（M41）からの電流により、ビット線の電圧が上昇する。M41のしきい値電圧がゼロであれば、ビット線の電圧は、フローティングゲートの電位φ_Ｆに等しくなるまで上昇する。
（実施例２）
実施例１のセルは２個のトランジスタを必要とするが、図５に示されているように、このセルは、単一トランジスタに減らすことができる。入力ゲートがワード線（502）か0Vのどちらかに接続されるなら、ワード線がハイでなければ、M50がオンされることはない。それで、ワード線が選択されなければ電流はセルから流れず、選択トランジスタを別個に設ける必要は無くなる。
（実施例３）
実施例２では、別個の線（501）によりメモリアレーのすべてのセルに電圧V_DDを伝送する必要がある。図６に示された回路では、セル面積を更に減少させる、別の構成が示されている。M60のドレイン電極（601）をワード線に接続することにより、V_DD線を無くすことができる。
図７には、４個のセルからなるアレーの例が示されている。この図では、共通のワード線（701および702）、0V線（703および704）、およびビット線（705および706）を共有させることにより、セルを高密度アレーに配列する方法が説明されている。
図８には、この実施例の回路の動作に関する実験データが示されている。このデータは、図９に示されている試験製造された４値の装置から得られたものである。図９の顕微鏡写真は４値および８値のセルを示している。
図10は、４値セルの略上面図および略断面図を示すものである。第１のポリシリコン層はフローティングゲートを形成しており、第２のポリシリコン層は入力結合ゲートを形成している。しかし、本発明の実施はこの特定の装置構造に限定されるわけではない。
実施例１、２および３では、各読み出し動作の前にビット線が0Vにリセットされ、NMOSトランジスタがソースフォロワ回路で用いられている。その代わりに、ビット線をV_DDにプリチャージし、そのビット線の電圧を低下させるためにPMOSのソースフォロワ回路を用いることもできる。
更に、上記の実施例においては、トランジスタのサブスレッショルド電流に起因して、選択されないセルにリーク電流が流れ込むことがある。これは、V_T≒0Vのときに起こり、データの誤った読み出しとなることがある。この問題を解決するために、プラスのしきい値電圧（例えば、V_T＝0.5V）を用いることができる。しかし、センス回路を採用し、それにより、減少した電圧レベルを検出し、元のデータ、即ち、φ_Ｆを回復することができる。
（実施例４）
実施例１のNMOSソースフォロワ回路は、図11に示されるように、NMOS（M111）とPMOS（M112）からなるCMOSソースフォロワ回路に置き換えることができる。この場合、ビット線はプリチャージする必要がない。というのは、CMOSソースフォロワ回路は、フローティングの電位に依存して、ビット線をローにもハイにも駆動することができるからである。
（実施例５）
このセルにより記憶できる値の数は、２進重み付き入力ゲートの数を変更することにより変更することができる。ｎ個の２進重み付き入力ゲートに対して、2n種類の値をセルに記憶することができる。（２）式から、ｎ個の２進重み付き入力ゲートの場合、セルのフローティングゲート電位は次の式で与えられる。

代わりに、このセルに記憶可能な値の数を、可変重み付き結合容量を用いることにより変更することができる。このようにすれば、わずか２個の入力ゲートを用い、その結合比率を調節することにより、フローティングゲートについて無限個の状態を実現できる。この場合、フローティングゲートの電位は次の式で与えられる。

比率ｋを調節するだけで任意のフローティングゲート電位を得ることができるので、このセルはアナログデータを記憶することができる。
図12は、（ａ）２進重み付きキャパシタと（ｂ）可変重み付きキャパシタにより実現される８値セルを示したものである。
更に、上記の実施例において、意図せずにフローティングゲートに電荷が注入され、φＦに望ましくないシフトが生じることがある。注入された電荷を取り除き、フローティングゲートの電位をリセットするために、フローティングゲートにスイッチを設けることができる。セルが待機モードにあるとき、スイッチをオンしてフローティングゲートをリセットする。セルからデータを読み出されているとき、スイッチはオフでなければならない。
更に、製造工程の完了した後でセルに多値データをプログラムするために、フューズあるいはアンチフューズを用いて上記の実施例を実現することができる。これは、マスクによるプログラミングの代わりに行うことができる。
産業上の利用可能性
本発明により、読み出し専用メモリアレーにおける多値データあるいはアナログデータの不揮発性の記憶を実現することが可能である。このセルを繰り返して多数の行および列からなるマトリクスを構成することにより、高密度メモリアレーを実現できる。
本発明は、画像処理プロセッサあるいは多値マイクロプロセッサのような、多値情報あるいはアナログ情報を扱うシステムに特に適切である。

Claims (6)

1. ソースフォロワの構成で接続された少なくとも１つのNMOSトランジスタを有する半導体装置であって、該NMOSトランジスタのドレイン電極が第１の信号線に接続され、該NMOSトランジスタのソースが、ゲート電 極がワード線に接続された少なくとも１つのNMOSあるい はPMOSトランジスタを介して、初めに低電位にプリチャージされたビット線に接続され、該NMOSトランジスタのゲート電極がフローティングゲートであり、該フローティングゲートが、第２の信号線あるいは0Vに接続された少なくとも２つの入力ゲートに容量結合されていること を特徴とする半導体装置。
2. 前記第１の信号線がV_DD供給電圧であり、前記第２の信号線がワード線であることを特徴とする請求項１記載の半導体装置。
3. 前記第１の信号線および前記第２の信号線の両方がワード線であることを特徴とする請求項１記載の半導体装置。
4. ソースフォロワの構成で接続された少なくとも１つのPMOSトランジスタを有する半導体装置であって、該PMOSトランジスタのドレイン電極が第１の信号線に接続され、該PMOSトランジスタのソースが、ゲート電 極がワード線に接続されている少なくとも１つのNMOSあ るいはPMOSトランジスタを介して、初めに高電位にプリチャージされたビット線に接続され、該PMOSトランジスタのゲート電極がフローティングゲートであり、該フローティングゲートが、第２の信号線あるいは0Vに接続された少なくとも２つの入力ゲートに容量結合されていることを特徴とする半導体装置。
5. 前記第１の信号線がV_SS供給電圧であり、前記第２の信号線がワード線であることを特徴とする請求項４記載の半導体装置。
6. 前記第１の信号線および前記第２の信号線の両方がワード線であることを特徴とする請求項４記載の半導体装置。

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