CN1656565A - 具有2t存储器单元的存储器阵列 - Google Patents

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Abstract

本发明涉及一种具有多个存储器单元的存储器阵列。为了结合DRAM的紧凑以及SRAM的速度和不复杂工艺的优势，本发明提出一种具有多个存储器单元的存储器阵列，每一存储器单元包括：存储器晶体管，其具有与所述阵列的字线耦合的漏极，与所述阵列的位线耦合的源极，和栅极；和控制晶体管，其具有与所述存储器晶体管的栅极耦合的漏极，与所述位线耦合的源极，和与所述字线耦合的栅极。

Description

具有2T存储器单元的存储器阵列
本发明涉及一种具有多个存储器单元的存储器阵列。
在半导体存储器阵列中使用了许多不同的已知存储器单元。广为所知并使用的类型的DRAM存储器单元包括单个晶体管和耦合到所述晶体管漏极的电容器。因为耦合到所述晶体管源极的位线上的寄生电容，这种存储器单元需要更大的电容器，才能运行稳定。而且，由于读出是破坏性的，读操作之后必须跟随重写操作。
从H.Veendrick，“Deep-Submicron CMOS ICs”，Kluwer AcademicPublishers，英语版第二版，2000，第272页得知一种具有三个晶体管的存储器单元。这种单元具有两个指定字控制线，而不是一个字线。由于该单元需要3个晶体管，实际中这会导致相比于SRAM方案，硅区域减少不足。
通常，DRAM存储器单元是一种紧凑的存储方案。另一方面，SRAM存储器单元不需要在缺省处理上进行任何另外的掩模步骤，这样就节省了成本和市场投入时间。而且，SRAM通常比DRAM更快速。
因此本发明的目的是提供一种具有多个存储器单元的存储器阵列，其具有DRAM的紧凑性，并同时结合了SRAM的速度和不复杂的处理优点。
本发明通过如权利要求1所述的存储器阵列实现该目标，根据该存储器阵列的每一个存储器单元包括：
存储器晶体管，其具有与所述阵列的字线耦合的漏极，与所述阵列的位线耦合的源极，和栅极；和
控制晶体管，其具有与所述存储器晶体管的栅极耦合的漏极，与所述位线耦合的源极，和与所述字线耦合的栅极。
使用根据本发明的存储器阵列的存储器单元，在所述存储器晶体管的栅极存储负载。由于在栅极的瞬间电容的作用，负载产生存储电压。存储器晶体管可以在读模式中下拉电流。该控制晶体管用来使能或禁止对存储电压的编程。本发明于是提供一种方案，其组合了上述1T DRAM单元和3T单元的优点，即其提供具有非破坏性读出的非常小的单元。而且，由于根据本发明的存储器单元具有内置的放大，并且由于可以省去恢复周期，所以该读出可能比常规DRAM单元更快。
在从属权利要求中定义了本发明优选优势的实施例。提供一种根据本发明一方面的装置，用于将所述字线电压施加到所述字线，和/或将所示位线电压施加到所述位线，和进一步的控制装置，用于控制所述字线电压，使得能够定义存储器单元的三种静态。进一步如权利要求3中所定义，这三种静态是拉状态、存储状态和写状态。该字线用来控制存储器单元的读、写和存储操作模式，而位线电压用来根据写操作确定存储电压。
在根据本发明的存储器阵列中所使用的2T存储器单元可以处于这些不同的静态。需要数据处理的这些基本操作，类似于写操作和读操作，其需要在这些静态之间转换。这些操作称为“动态操作”，并由所述控制装置通过控制字线电压来进行控制。在权利要求4和5中定义的优选实施例定义了用于控制这些动态操作的控制装置。
根据另一优选实施例，使用低泄漏MOS晶体管作为所述存储器单元的存储器晶体管和控制晶体管。在还有的另一实施例中，使用NMOST或者PMOST存储器单元。
根据另一方面，可以在对地的存储器晶体管的栅极设置附加电容。在在硅区域为代价的情况下，可以提高刷新时间。
现在参照附图对本发明进行更详细的描述，其中：
图1所示为已知1T存储器单元的线路图；
图2所示为已知3T存储器单元的线路图；
图3所示为根据本发明的存储器单元的NMOST线路图；
图4所示为根据本发明的存储器单元的PMOST线路图；
图5所示为存储器阵列的常规线路图；
图6所示的方框图描述了根据本发明的不同的静态和动态操作；和
图7所示为根据本发明的存储器单元的另一实施例。
图1所示为常规1T(1个晶体管)DRAM存储器单元10的线路图。所述存储器单元10包括具有漏极11、栅极12和源极13的单一晶体管T。而且，所述存储器单元10包括电容器C，其第一电极与漏极11耦合，并且其第二电极与输入终端14耦合以提供输入电压，诸如地电压或电源电压(特别是电源电压除以因子2)。栅极12与字线WL连接，以施加字线电压Vword；源极13与位线BL连接，以施加位线电压Vbit。在漏极11提供存储电压Vst。
这种存储器10需要大的电容器C才能稳定工作，因为在读操作中在位线BL上产生了寄生电容。对2T单元的积极读出会导致对放大的电容器产生影响，于是能够更快的读出。而且需要另外的掩模步骤来制作有效区域的沟槽电容器。需要分级击穿的感测放大器用于稳定读出，这就增加了存储器单元的平均面积。这种存储器单元的进一步的缺点是读操作之后必须跟随重写操作，这是因为读读出是破坏性的。
图2中所示为已知3T(3个晶体管)存储器单元20的线路图。该存储器单元20包括3个晶体管T1、T2、T3。第一晶体管T1的漏极21和第三晶体管T3的源极29连接到位线BL，可以施加位线电压Vbit给该位线BL。第一晶体管T1的栅极22与第一控制线CL1耦合，可以施加第一控制电压Vread给该第一控制线CL1。第一晶体管T1的源极23与第二晶体管T2的漏极24连接。第二晶体管T2的栅极25与第三晶体管T3的漏极27连接。第二晶体管T2的源极26与电压输入终端20连接，以提供输入电压。第三晶体管T3的栅极与第二控制线CL2连接，可以施加第二控制电压Vwrite给该第二控制线CL2。在栅极25提供存储电压Vst。
于是如图2所示，不同于图1中所示的1T存储器单元的一个字线，该单元20具有两个字指定控制线，即读线和写线，用其来进行读操作和写操作。由于总共需要3个晶体管，所以实际上相比于SRAM方案这会导致硅面积减少的不足。
图3所示的线路图为根据本发明的2T(2个晶体管)存储器单元30的第一实施例。所示为NMOST线路图。存储器单元30包括两个晶体管，存储器晶体管Ts和控制晶体管Tc。存储器晶体管Ts的漏极31与字线WL耦合。存储器晶体管Ts的栅极32与控制晶体管Tc的漏极34耦合。存储器晶体管Ts的源极33与位线BL耦合。控制晶体管Tc的栅极35也与字线WL耦合。控制晶体管Tc的源极36与位线BL耦合。
该存储器单元30的负载存储在存储器晶体管Ts的栅极节点32上。由于栅极节点32处的瞬间电容的作用，负载在所述栅极节点32处产生存储电压Vst。存储器晶体管Ts使得可以在读模式中下拉电流。
提供控制晶体管Tc，用于使能或禁止对所述存储电压Vst的编程。将字线电压Vword施加到字线WL上。于是字线WL用来控制存储器单元30的读、写和存储操作。进一步，在位线BL上施加位线电压Vbit。该位线电压根据写操作确定存储电压Vst，如下面解释的。
如图4中所示为根据本发明另一实施例的存储器单元30′。其中所示为PMOST版。但是，其常规线路图和常规功能与图3中所示的存储器单元30相同。
该存储器阵列的线路图包括多个优选为设置成行和列的相同存储器单元，如图5中所示。从图中可见，有K行与字线WL1、WL2、…、WLK相关联。每一行包括N个连接到字线的存储器单元。可以将各个字线电压Vword施加到字线。一行的N个存储器单元形成一个字W。并且形成有K列的存储器单元，每一列的存储器单元连接到N个位线BL0、BL1、…、BLN-1中的特定位线BL。可以将各个位线电压Vbit施加到每一所述位线。
如图3中所示，将使用NMOST的2T存储器单元的实施例说明该操作原理，并且将其用于数字应用。然而应该注意到，根据本发明的存储器单元能够存储特定范围内的负载。这就能够进行数字、多值和模拟存储，或这些存储原理的任何组合。
根据本发明的2T存储器单元可以位于需要进行区分描述的几个状态。这些称作为“静态”。需要数据处理的这些基本操作，类似于“写1‘和“读取”，其需要在这些静态之间转换。这些操作称为“动态操作”。使用字线电压Vword和存储电压Vst可以定义三种静态。这些状态是：
a)拉状态：Vss＜Vword＜Vst-Vt(Vss＝地电压；Vt＝阈值电压)。在这种情况下，将电流从位线通过存储器晶体管Ts拉入字线。控制晶体管Tc“关闭”。
b)存储状态：Vst-Vt＜Vword＜Vst+Vt。存储器晶体管Ts和控制晶体管Tc都“关闭”；存储电压Vst保持。
c)写状态：Vst+Vt＜Vword＜Vdd。控制晶体管Tc“开启”，并且存储电压Vst等于位线电压Vbit。
图6所示为执行动态操作所需要的静态之间的转换：
1.读操作：初始，存储器单元位于存储状态S1。通过将字线电压Vword从存储电压Vstore减少至读出电压Vread，存储器单元改变成拉状态S3或存储/拉状态S2。例如，Vread等于Vss。是否出现静态的改变是根据存储电压值Vst而定的。在将通过位线的电流与参考电流比较之后，字线电压Vword被清除回到Vstore，并且存储器单元改变回到存储状态S1。
a)读“0”(转换D12)：存储器单元保持在存储状态，并且没有电流通过位线。这解释为数字“0”。也可能将存储器单元移动到拉状态，以便拉动小于参考电流的电流。
b)读“1”(转换D13)：存储器单元已经转换到拉状态S3。从位线中拉动大于参考电流的电流。这解释为数字“1”。
2.写操作：存储器单元初始位于存储状态S1。通过将字线电压Vword从存储电压Vstore(状态S4)增加到写入电压Vwrite，存储器单元可以改变到写状态S5(转换D45)。例如，Vwrite等于Vdd。存储电压Vst等于Vbit。之后，字线电压Vword被清除回到Vstore值(转换D51)，并且存储器单元改变回到存储状态S1。实际上，存储电压Vst变为Vbit的最小值或者Vdd与Vt的差值，即：Vst变成为min(Vbit，Vdd-Vt)。
a)写“1”(转换D14、D45、D51)：提供Vbit＝V1，例如V1等于Vdd。
b)写“0”(转换D16、D67、D71)：提供Vbit＝V0(状态S6、S7)，V0足够大，以防止在未选择的字中通过控制晶体管Tc泄露。
3.刷新操作：该操作在读和写(重写)操作之后。
图7所示为根据本发明另一实施例的2T存储器单元30″，其基本上与图3中所示存储器单元30的线路图相同。仅有的区别在于，在存储器晶体管Ts的栅极32上实现有附加电容C1，该电容C1的另一电极与地电压Vss连接，即位于Vst与Vss之间。该电容C1用来提高刷新时间。
和已知的方案相比，根据本发明的基于DRAM的2T存储器单元比常规的DRAM方案具有更高的位密度。可以使用默认的工艺流程生产根据本发明的存储器单元。常规的DRAM需要另外的掩模步骤。根据本发明的基于DRAM的2T存储器单元能够显著的节省工艺成本，并提高市场投入时间。进一步，根据本发明的基于DRAM的2T存储器单元可以与闪存结合。通常，闪存工艺不能够与常规DRAM存储器的工艺步骤结合。通常在缺少替换方案时使用SRAM。在这种组合闪存IC中，根据本发明的2T存储器单元对于SRAM是一种廉价的替换。
根据本发明的基于DRAM的2T存储器单元具有两个主要优点。第一，读出是非破坏性的。第二，内置放大缓解了对在读出期间用于检测的周边电路的要求。这就节省了检测放大器所占用的硅区域。
本发明通常基于对使用(部分)栅极电压的区间(其中MOS晶体管“关闭”)来控制其它处理的观察。根据本发明，在根据本发明的2T存储器单元中编程“1”的情况下，NMOS晶体管的栅极电压的“关闭”区域的下部分已经被用来导出电流漂移。

Claims (8)

1.一种具有多个存储器单元的存储器阵列，包括：
存储器晶体管，其具有与所述阵列的字线耦合的漏极，与所述阵列的位线耦合的源极，和栅极；和
控制晶体管，其具有与所述存储器晶体管的栅极耦合的漏极，与所述位线耦合的源极，和与所述字线耦合的栅极。
2.权利要求1的存储器阵列，进一步包括：
用于将字线电压施加到所述字线，和/或将位线电压施加到所述位线的装置，和；
控制装置，用于控制所述字线电压从而定义存储器单元的三个静态。
3.权利要求2的存储器阵列，其中所述控制装置用于定义：
拉状态，通过控制所述字线电压，使其比地电压大，并且比在所述存储器晶体管的栅极处提供的存储电压与所述晶体管的阈值电压之差小；
存储状态，通过控制所述字线电压，使其比所述存储电压与所述阈值电压之差大，并且比所述存储电压与所述阈值电压之和小；和
写状态，通过控制所述字线电压，使其比所述存储电压与所述阈值电压之和大，并且并电源电压小。
4.权利要求3的存储器阵列，其中所述控制装置用于控制所述字线电压，从而定义在两个静态之间转换的时候的动态操作，特别是读和写操作，其中：
读操作，其被定义为所述存储状态与所述拉状态之间的转换；和
写操作，其被定义为所述存储状态与所述写状态之间的转换。
5.权利要求4的存储器阵列，其中所述控制装置通过将所述字线电压从存储电压降低到读出电压，以执行读操作，和通过将所述字线电压从存储电压增加到写入电压，以进行写操作。
6.权利要求1的存储器阵列，其中使用低泄露MOS晶体管作为存储器晶体管和控制晶体管。
7，权利要求1的存储器阵列，其中使用NMOST或者PMOST存储器单元。
8，权利要求1的存储器阵列，其中每一存储器单元进一步包括耦合到所述存储器晶体管的栅极与地之间的电容。
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Owner name: NXP CO., LTD.

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Effective date: 20070810

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Applicant after: Koninkl Philips Electronics NV

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Applicant before: Koninklijke Philips Electronics N.V.

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CF01 Termination of patent right due to non-payment of annual fee

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