TWI289305B - Memory array having 2T memory cells - Google Patents

Description

1289305 玖、發明說明： 【發明所屬之技術領域】 本發明係關於一種具有複數個記憶胞之記憶陣列。 【先前技術】 有眾多不同的習知之記憶胞可用於半導體記憶陣列。一 種廣為習知且已使用的DRAM記憶胞包含一單電晶體及一 搞接至该電晶體之〉及極的電容器。由於耗接至該電容哭源 極之位元線上具有寄生電容，因此為使作業穩固，該記憶 胞需要一 容器。進一步而言，由於讀出係破壞性作 業’因此一讀出作業後須跟隨一重寫作業。 一種具有三個電晶體之記憶胞可自Η· Veen(jr ick撰寫 的深亞微米 CMOS ICs”（Deep Submicron CMOS ICs) — 書之英文版第2版第272頁中獲知，該書由Kluwer學院出版 社於2 0 0 0年出版。該記憶胞使用雙字特定控制線取代單字 線。由於^記憶胞需要3個電晶體，因此與SRAM方案相比， 其實際上導致矽面積縮小不足。 【發明内容】 一般而言，DRAM記憶胞實現緊密型記憶體方案。另一方 面，由於SRAM記憶胞在預設過程之外不需任何額外的遮罩 步驟’因此一既節省成本亦縮短投放市場時間。進一步巧 言，SRAM速度通常較DRAM速度快。 因此本發明之一目的係提供一種具有複數個記憶胞之 記憶陣列，該記憶陣列接近於肫颜之緊密度且可將該緊密 度與SRAM之速度及處理簡捷之優點相組合。 85369 -6- 1289305 =據本發明，該目的可藉由如中請專利範圍第^項之記 憶：列來實現，根據該項專利範圍，每一記憶胞包含° —一儲存電晶體，該儲存電晶體具有—㈣至該陣列之一

I線接至料列之_位元線之源 極，及 W -控制電晶體’該控制電晶體具有—耦接至該儲存電曰 體：閑極之沒極、一麵接至該位元線之源極及-輕接至; 曰 子線之閘極。 運用根#發明之記憶陣列之記憶胞，負載儲存於該儲 存電晶體之閘極上。由於該閘極瞬間電容作用，該負載產 生一儲存電壓。可啟動該儲存電晶體在讀模態下牵引一電 流。控制電晶體用於啟用或停用該儲存電壓之程式規割。 因此’本發明可提供-項將1T _記憶胞之優點與上述 3Τ記憶胞之優點相組合之方案，亦即本發明可提供一具有 非破壞性，出的甚小記憶胞。進一步而言，由於本發明之 記憶胞具有内建放大性且能夠略去復原循環，因此:發明 記憶胞的讀出速度潛在地快於傳統型卯鯧記憶胞。 本發明之較佳實施例如隨附之申請專利範圍所定義。根 據本發明之一態樣，本發日歧供用於將一字線電壓施加至 該字線及/卷將一位元線電壓施予該位元線之構件，且進 一步提供用於控制該字線電壓以定義記憶胞之三種靜止 狀態之控制構件。如同申請專利範圍第3項中之進一步定 義’該等靜止狀態為一牵引狀態、一健存狀態及一寫狀 態。該字線用於控制該記憶胞之讀、寫及儲存作業模態， 85369 1289305 而一位元線電壓則用於決定因寫作業而產生的儲存電壓。 一本發明之記憶陣列中所使用的2T記憶胞可處於該等不 同的靜止狀態。資料處理所需的基本作業（例如一寫操作 、項操作）需要在該些靜止狀態之間變換。該些作業稱 為動怨作業”並藉由該控制構件以控制字線電壓方式 、控制足義用於控制動態作業的該控制構件之較佳實 施例疋義於申請專利範圍第4項及第5項中。 根據另一較佳實施例，該記憶胞的儲存電晶體及控制電 晶體均使$够浅漏M0S電晶體。在另一較佳實施例中，使 用NM0ST或PM0ST記憶胞。 根據本發明之另一態樣，可在儲存電晶體之閘極上提供 一額外的對地電容。藉此，在犧牲矽面積之前提下，可改 良刷新週期。 【實施方式】 圖1展示一傳統it (一個電晶體）DRAM記憶胞1〇之佈局 圖。該。記憶胞1〇包含一具有一汲極u、一閘極12及一源極 W的單電晶體T。進一步而言，該記憶胞10包含一電容器 c，該電容器之第一電極係耦接至汲極丨丨且該電容器第二 電極係耦接至一用於提供輸入電壓（例如一接地電壓）或 -電源電壓—（特定言之，—除以因數2的電源電壓）的輸 入終端14。閘極12係耦接至一用於施加一字線電壓Vw〇rd 的字線WL;源極13係轉接至一用於施加一位元線電壓vba 的位元線BL。沒極11提供一儲存電壓yst。 由於在讀作業期間位元線BL上具有寄生電容，因此為使 85369 -8 - 1289305 作業具有穩固性，該記憶胞1 〇需要一大電容器C。2T記憶 胞的有效讀出作業產生一放大的電容器效應，藉此可使讀 作業加快。進一步而言，製造有效面積渠溝式電容器需要 額外的遮罩步驟。為使讀出作業具有穩固性，讀出放大器 需階層式擊穿，且合計達儲存胞之平均面積。由於該讀出 係破壞性作業，因此該記憶胞的另一缺點為一讀作業後須 跟隨一重寫作業。 圖2展示一習知3Τ (三個電晶體）記憶胞2〇之佈局圖。 該記憶胞2j)皂含三個電晶體T1、Τ2、Τ3。第一電晶體Τ1 之汲極21及第二電晶體τ 3之源極2 9均耦接至用於施加一 位元線電壓Vb i t的一位元線BL。第一電晶體τ 1之閘極2 2 係耦接至用於施加第一控制電壓Vread的第一控制線 CL1。第一電晶體T1之源極23係耦接至第二電晶體T2之汲 極24。第二電晶體Τ2之閘極25係耦接至第三電晶體Τ3之汲 極27。第云電晶體Τ2之源極26係耦接至一用於提供輸入電 壓的電壓輸入終端20。第三電晶體Τ3之閘極28係耦接至用 於施加第二控制電壓Vwri te的第二控制線CL2。閘極25提 供一儲存電壓Vst。 如圖2所示，記憶胞20使用雙字專用控制線（亦即，用 於啟動讀作拿及寫作業的一讀線及一寫線）而非圖1所示 1T記憶胞的單字線。由於總共需要三個電晶體，因此與 SRAM方案相比，記憶胞20實際上導致石夕面積縮小不足。 圖3展示根據本發明第一實施例之一 2T (兩個電晶體） 記憶胞30之佈局圖。該圖所示為一 NMOST的佈局圖。記憶 85369 -9- 1289305 胞30包含兩個電晶體、一儲存電晶體。及一控制電晶體 Tc。儲存電晶體！^之汲極31係耦接至一字線叽。儲存電晶 體Ts之閘極32係耦接至控制電晶體tc之汲極34。儲存電晶 體Ts之源極33係耦接至一位元線bl。控制電晶體tc之閘極 35亦麵接至字線WL。控制電晶體Tc之源極36係耦接至位元 線BL。 該§己憶胞3 0之負載儲存於儲存電晶體τ s之閘極節點 32。由於閘極節點32之瞬間電容的作用，負載在該閘極節 點32上產香了儲存電壓vst。可啟動儲存電晶體Ts在讀模 態下牵引一電流。 控制電晶體Tc被配備而得以啟用或停用該儲存電壓Vst 之程式規劃。在字線WL上施加一字線電壓Vword。藉此， 使用该子線WL來控制記憶胞3 〇的讀、寫及儲存作業模態。 進一步而言，在位元線BL上施加一位元線電壓。該位元線 電壓決定因寫作業而產生的儲存電壓Vst，有關詳情將在 下文中闡述。 圖4展示本發明之一記憶胞3〇’的另一實施例。圖中所示 為一 PM0ST版本。然而，pm〇ST的總體佈局及總體功能與圖 3所示的記憶胞3 0相同。 圖5展示二包含以行列方式排列且較佳相同之複數個記 憶胞的記憶陣列之佈局圖。如圖所示，有K列記憶胞與字 線WL1、WL2、…、WLK相關聯。每列都包含耦接至字線的n 個A憶胞。可將一單獨字線電壓Vwor(j施加至該字線上。 母列的N個§己憶胞構成一個字組w。進一步而言，構成κ行 85369 -10- 1289305 線 記憶胞，且每—行記憶胞係耦接至N個位元線BL〇 1 ’·’ bln-i中的一特定位元線BL。可將一 電壓Vbit施加至該每一位元線。 下文將圖3所示2T記憶胞變體NM〇ST運用在數位應用中 之實施例來闡釋運作原理。然、而，應注意 : 胞能儲存—特定範圍内之負載。其允許數位、多值或= 儲存，或該些儲存原理之任一組合。 根據本發明之2T記憶胞可處於需要分別闡釋的若干種 狀悲。該气R態稱為“靜止狀態，，。該些資料處理所需的 基本作業(例如“寫r，& “讀，，）需在靜止狀態間變換。 該些作業稱為“動態作業，，。用字線電壓Vw〇nL^儲存電 壓Vst可定義三種靜止狀態。這些狀態為： a) 牽引狀態·· Vss<Vword<Vst-Vt(Vss =接地電壓；vt = 臨界電壓）。在該狀態中，將—電流從位元線通過儲存電 晶體Ts牽、引至字線。該控制電晶體^為“關。 b) 儲存狀態：Vst-Vt<Vw〇rd<Vst + Vt。儲存電晶體Ts 及控制電晶體Tc均為“關（off)” ；儲存電壓Vst保持不 變。 c)寫狀態：Vst + Vt<Vword<Vdd。控制電晶體Tc為“開 (oper〇 且每存電壓Vst等於位元線電壓vb it。 圖6展示執行動態作業所需的靜止狀態間之變換：、 1、讀作業：首先，記憶胞處於儲存狀態S1。藉由將字 線電壓Vword自儲存位準電壓Vstore降低至讀出位準電壓 Vread該記憶胞可變換至牵引狀態S3或儲存/牵引狀態 85369 -11 - 1289305 S2 °例如，Vread可等於Vss。靜止狀態是否發生變換取決 於儲存電壓值Vst。將通過位線之電流與一參考電流相比 較後’字線電壓Vword變更回Vstore且記憶胞變換回儲存 狀態S1。 a )讀“ 〇 ” （變換d 12 ):記憶胞保持儲存狀態且無電流 流過位線。將該情況視作數位“ 〇，，。亦有可將該記憶胞 變換至牵引狀態以牵引一小於參考電流的電流。 b)讀“ Γ (變換D13 ):記憶胞已轉換至牵引狀態S3。 自位元線,弓丨一大於參照電流之電流。將該情況視作數位 “ 1，，。 _ 2、 寫作業：首先，記憶胞處於儲存狀態si。藉由將字 線電壓Vword自儲存位準電壓Vstore (狀態S4 )增大至寫 入位準電壓Vwrite，該記憶胞可變換至寫狀態S5 (變換 D45 )。例如，Vwrite可等於Vdd。儲存電壓Vst等於Vbit。 此後’字參電壓Vword變更回Vstore值（轉換D51)且記憶 胞變換回儲存狀態S1。原則上，儲存電壓Vst變為Vbit之 最小值或Vdd與Vt之差值，亦即Vst變為最小值 (Vbit，Vdd-Vt) 〇 a) 寫 “Γ (轉換D14、D45、D51):設定 Vbit = Vl，則 VI等於（例^ ) vdd。 b) 寫 “〇” （轉換 D16、D67、D71):設定 Vbit = V〇 (狀 態S6、S7 )，則V0夠大，足以防止在未選擇字中通過控制 電晶體Tc發生洩漏。 3、 刷新作業：該作業為一讀作業及一寫（重寫）作業 85369 -12- 1289305 之序列。 圖7展示本發明2T記憶胞3〇”之另一實施例，該記憶胞之 佈局與圖3所示記憶胞30之佈局本質上相同。唯一差別在 於儲存電晶體Ts之閘極32上實作一額外電容C1，該電容〇1 的另電極係麵接至接地電壓Vss，即在Vst與Vss之間。 該電容C1用於改良刷新週期。 與I知之方案相比，根據本發明之基於⑽龍的2T記憶胞 /、有可與傳統dram方案相媲美的位元密度。能夠採用一預 設作業流号來生產本發明之2T記憶胞。一傳統DRM需要增 $額外的遮罩步驟。本發明之基於DRM的2T記憶胞能顯著 即省製作成本並縮短投放市場的時間。進一步而言，本發 明之基於DRAM的2Τ記憶胞能與快閃記憶體組合。傳統上， 快閃記憶體之製作不能與傳統DRAM記憶體之製作步驟相 " 通吊所用SRAM圮憶體缺乏替代方案。本發明之 記憶胞為此類組合快閃記憶體1(：内邡遞之一廉價替代方 本發明之基於DRAM的2T記憶胞具有兩個主要優點。第 續出係非破壞性作業。第二，内建放大性可在讀出作 業期間放寬對用於周邊檢測電路的要求。藉此可節省讀出 放大器所佔j之矽面積。 總之，，本發明基於下述概念：使用M0S電晶體處於‘‘關 (off)”狀態的閘極電壓（部分）範圍來控制其他處理作 業:，根據本發明，倘若本發明之2T記憶胞中程式規劃為 1 ,則關卯電晶體之閘極電壓的“關（off)，，區域之較 85369 -13- 1289305 低部分已用於感應電流的浮動。 【圖式簡單說明】 上文已參照圖式較詳細地闡釋本發明，其中 圖1為一習知1T記憶胞之佈局圖， 圖2為一習知之3T記憶胞之佈局圖， 圖3為本發明之一記憶胞之NM0ST佈局圖， 圖4為本發明之一記憶胞之PM0ST佈局圖， 圖5為一記憶陣列之總體佈局圖， 圖6所示^為;本發明之不同靜止狀態及動態作業之說明 圖，及 圖7展示本發明之一記憶胞的另一實施例。 【圖式代表符號說明】 10 1電晶體DRAM記憶胞 11 汲極 12 閘極 13 源極 BL 位元線 WL 字線 2 0 3電晶體記憶胞 21 i極 22 閘極 23 源極 24 汲極 25 閘極 85369 -14- 1289305 26 源極 27 汲極 28 閘極 29 源極 ΤΙ 第一電晶體 Τ2 第二電晶體 Τ3 第二電晶體 CL1 控制線 CL2 摔_制線 30 2電晶體記憶胞 31 汲極 32 閘極 33 源極 34 汲極 35 閘極 36 源極 Tc 控制電晶體 Ts 儲存電晶體 30, 記憶胞 32， 閘—極 35， 閘極 Tc, 控制電晶體 Ts, 儲存電晶體 W 字 85369 -15- 1289305

55 S7 S4 51 56 52 53 D51 D71 D12 D13 30M 寫 寫 儲存 儲存 儲存 儲存/牽引 牵引 寫，1， ^ 〇， 讀’ 0， 讀’ 1， 記憶胞 85369 -16

Claims (1)

1289305 拾、申請專利範圍： 1· 一種具有複數個記憶胞的記憶陣直 办人· 八τ母圮憶胞 耦接至該陣列 位元線之源極 一儲存電晶體，該儲存電晶體具有一 之一字線之汲極、一耦接至該陣列之一 及一閘極，以及 一控制電晶體，該控制電晶體具有一耦接至該儲广 電晶體之閘極之汲極、一耦接至該位元線之源極及： 麵接至該字線之閘極。 2·根據申請專利範圍第丨項之記憶陣列，其進一步包括 用於將一字線電壓施加至該字線及/或將一位元線 電壓施加至該位元線之構件，以及 用於控制該字線電壓以便定義記憶胞之三個靜止狀 態之控制構件。 3·根據申-請專利範圍第2項之記憶陣列，其中該控制構件 被調整而得以定義： 一牵引狀態，這是藉由將該字線電壓控制在大於一 接地電壓且小於該儲存電晶體之閘極的一儲存電壓與 該電晶體的一臨界電壓間之差值所定義之狀態， 一儲存一狀態，這是藉由將該字線電壓控制在大於碎 儲存電壓與該臨界電壓之差值且小於該儲存電壓與該 臨界電壓之和所定義之狀態，及 一寫狀態，這是藉由將該字線電壓控制大於該儲存 電壓與該臨界電壓之和且小於一電源電壓所定義之狀 85369 1289305 態。 4.根據申請專利範圍第3項之記憶陣列，其中該控制構件 被調整成控制該字線電屋而得以將一讀作業及— 業等動態作業定義為兩種靜止狀態間的轉換，其中 將-讀作業定義為該儲存狀態與該牵引 換，及 锝 將-寫作業定義為該健存狀態與該寫狀態 換。 W 5.根據申，專利範圍第4項之記憶陣列，其中該控制構件 被調整成將該字線電磨自一儲存位準降低至一讀出位 準而得以執行一讀作業，及將該字線電壓自—儲存位 準增大至一寫入位準而得以執行一寫作業。 6·根據申請專利範圍第！項之記憶陣列，其中儲存電晶體 及控制電晶體均採用低洩漏M〇s電晶體。 7.根據申請專利範圍第丨項之記憶陣列，其中使用㈣⑽τ 或PMOST記憶胞。 8 ·根據申凊專利範圍第丨項之記憶陣列，其中每一圮憶趵 都進一步包含一耦接在該儲存電晶體之閑極與接地之 間的電容。 85369