CN111081298A - 写操作不需要位线辅助的sram单元读写操作方法 - Google Patents

写操作不需要位线辅助的sram单元读写操作方法 Download PDF

Info

Publication number
CN111081298A
CN111081298A CN201911362552.6A CN201911362552A CN111081298A CN 111081298 A CN111081298 A CN 111081298A CN 201911362552 A CN201911362552 A CN 201911362552A CN 111081298 A CN111081298 A CN 111081298A
Authority
CN
China
Prior art keywords
transmission tube
word line
storage node
turned
pass transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201911362552.6A
Other languages
English (en)
Inventor
吴浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Suzhou Tengxin Microelectronics Co Ltd
Original Assignee
Suzhou Tengxin Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Suzhou Tengxin Microelectronics Co Ltd filed Critical Suzhou Tengxin Microelectronics Co Ltd
Priority to CN201911362552.6A priority Critical patent/CN111081298A/zh
Publication of CN111081298A publication Critical patent/CN111081298A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

本发明公开了一种写操作不需要位线辅助的SRAM单元读写操作方法，对数据锁存器写0时，第一字线控制第一传输管导通，第二字线控制第二传输管关断，第三字线控制第三传输管导通；对数据锁存器写1时，第一字线控制第一传输管关断，第二字线控制第二传输管导通，第三字线控制第三传输管导通；读取数据锁存器中的数据时，第一字线控制第一传输管关断，第二字线控制第二传输管关断，第三字线控制第四传输管导通，且位线初始设置为高电平。本发明对数据锁存器进行写操作时，可不需要位线的辅助。

Description

写操作不需要位线辅助的SRAM单元读写操作方法
技术领域
本发明涉及一种SRAM单元的读写操作方法。
背景技术
存储单元（即SRAM单元）是SRAM存储器中最基本、最重要的组成部分，占据了整个SRAM存储器面积的大部分。
SRAM单元一般包括数据锁存器，该数据锁存器包括存储数据反向的第一存储节点和第二存储节点。若第一存储节点为低电平，第二存储节点为高电平，则数据锁存器中存储的是0；若第一存储节点为高电平，第二存储节点为低电平，则数据锁存器中存储的是1。
现有的SRAM单元，在对数据锁存器进行写操作时，需要位线的辅助，而对数据锁存器进行读操作时，也需要通过位线输出数据，故与位线相关的设计既需要考虑写操作，又需要考虑读操作，这增加了SRAM单元的复杂程度和设计难度。
发明内容
本发明的目的在于提供一种SRAM单元的读写操作方法，对数据锁存器进行写操作时，可不需要位线的辅助。
为实现上述目的，本发明的技术方案是设计一种SRAM单元的读写操作方法，所述SRAM单元包括：数据锁存器、第一传输管、第二传输管、第三传输管、第四传输管、第五传输管、第一字线、第二字线、第三字线和位线；数据锁存器包括存储数据反向的第一存储节点和第二存储节点；第一存储节点依次通过第一传输管和第三传输管后接地，第二存储节点依次通过第二传输管和第三传输管后接地，位线依次通过第四传输管和第五传输管后接地，第一传输管由第一字线控制导通或关断，第二传输管由第二字线控制导通或关断，第三传输管和第四传输管由第三字线控制导通或关断，第五传输管由第二存储节点控制导通或关断；第二存储节点为高电平时，第五传输管导通；第二存储节点为底电平时，第五传输管关断；
对数据锁存器写0时，第一字线控制第一传输管导通，第二字线控制第二传输管关断，第三字线控制第三传输管导通，可使第一存储节点通过第一传输管和第三传输管与地导通，而第二存储节点与地断开，即可使第一存储节点被设为低电平，并使第二存储节点被设为高电平，从而完成对数据锁存器写0；
对数据锁存器写1时，第一字线控制第一传输管关断，第二字线控制第二传输管导通，第三字线控制第三传输管导通，可使第二存储节点通过第二传输管和第三传输管与地导通，而第一存储节点与地断开，即可使第二存储节点被设为低电平，并使第一存储节点被设为高电平，从而完成对数据锁存器写1；
读取数据锁存器中的数据时，第一字线控制第一传输管关断，第二字线控制第二传输管关断，第三字线控制第四传输管导通，且位线初始设置为高电平；若此时数据锁存器中存储的是0，即第一存储节点为低电平，第二存储节点为高电平，则第五传输管导通，位线通过第四传输管和第五传输管与地导通，即可使位线被设为低电平，以位线输出低电平为数据锁存器中存储的是0；若此时数据锁存器中存储的是1，即第一存储节点为高电平，第二存储节点为低电平，则第五传输管关断，即位线与地断开，位线保持高电平，以位线保持高电平为数据锁存器中存储的是1。
优选的，所述第一字线为高电平时，第一传输管导通；第一字线为底电平时，第一传输管关断。
优选的，所述第二字线为高电平时，第二传输管导通；第二字线为底电平时，第二传输管关断。
优选的，所述第三字线为高电平时，第三传输管和第四传输管导通；第三字线为底电平时，第三传输管和第四传输管关断。
优选的，所述第一传输管、第二传输管、第三传输管、第四传输管和第五传输管都为NMOS管；第一传输管的漏极与第一存储节点连接，第一传输管的栅极与第一字线连接；第二传输管的漏极与第二存储节点连接，第二传输管的栅极与第二字线连接；第一传输管、第二传输管的源极都与第三传输管的漏极连接，第三传输管的栅极与第三字线连接，第三传输管的源极接地；第四传输管的源极与位线连接，第四传输管的栅极与第三字线连接，第四传输管的漏极与第五传输管的源极连接；第五传输管的栅极与第二存储节点连接，第五传输管的漏极接地。
本发明的优点和有益效果在于：提供一种SRAM单元的读写操作方法，对数据锁存器进行写操作时，可不需要位线的辅助。
附图说明
图1是SRAM单元的示意图。
具体实施方式
下面结合附图和实施例，对本发明的具体实施方式作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。
本发明提供一种SRAM单元的读写操作方法，基于如图1所示的SRAM单元，该SRAM单元包括：数据锁存器、第一传输管PG1、第二传输管PG2、第三传输管PG3、第四传输管PG4、第五传输管PG5、第一字线WL1、第二字线WL2、第三字线WL3和位线BL；数据锁存器包括存储数据反向的第一存储节点Q和第二存储节点QN；第一存储节点Q依次通过第一传输管PG1和第三传输管PG3后接地，第二存储节点QN依次通过第二传输管PG2和第三传输管PG3后接地，位线BL依次通过第四传输管PG4和第五传输管PG5后接地，第一传输管PG1由第一字线WL1控制导通或关断，第二传输管PG2由第二字线WL2控制导通或关断，第三传输管PG3和第四传输管PG4由第三字线WL3控制导通或关断，第五传输管PG5由第二存储节点QN控制导通或关断；
具体地，第一传输管PG1、第二传输管PG2、第三传输管PG3、第四传输管PG4和第五传输管PG5都为NMOS管；第一传输管PG1的漏极与第一存储节点Q连接，第一传输管PG1的栅极与第一字线WL1连接；第二传输管PG2的漏极与第二存储节点QN连接，第二传输管PG2的栅极与第二字线WL2连接；第一传输管PG1、第二传输管PG2的源极都与第三传输管PG3的漏极连接，第三传输管PG3的栅极与第三字线WL3连接，第三传输管PG3的源极接地；第四传输管PG4的源极与位线BL连接，第四传输管PG4的栅极与第三字线WL3连接，第四传输管PG4的漏极与第五传输管PG5的源极连接；第五传输管PG5的栅极与第二存储节点QN连接，第五传输管PG5的漏极接地；
第一字线WL1为高电平时，第一传输管PG1导通；第一字线WL1为底电平时，第一传输管PG1关断；第二字线WL2为高电平时，第二传输管PG2导通；第二字线WL2为底电平时，第二传输管PG2关断；第三字线WL3为高电平时，第三传输管PG3和第四传输管PG4导通；第三字线WL3为底电平时，第三传输管PG3和第四传输管PG4关断；第二存储节点QN为高电平时，第五传输管PG5导通；第二存储节点QN为底电平时，第五传输管PG5关断；
上述SRAM单元的读写操作方法如下：
对数据锁存器写0时，第一字线WL1控制第一传输管PG1导通，第二字线WL2控制第二传输管PG2关断，第三字线WL3控制第三传输管PG3导通，可使第一存储节点Q通过第一传输管PG1和第三传输管PG3与地导通，而第二存储节点QN与地断开，即可使第一存储节点Q被设为低电平，并使第二存储节点QN被设为高电平，从而完成对数据锁存器写0；
对数据锁存器写1时，第一字线WL1控制第一传输管PG1关断，第二字线WL2控制第二传输管PG2导通，第三字线WL3控制第三传输管PG3导通，可使第二存储节点QN通过第二传输管PG2和第三传输管PG3与地导通，而第一存储节点Q与地断开，即可使第二存储节点QN被设为低电平，并使第一存储节点Q被设为高电平，从而完成对数据锁存器写1；
读取数据锁存器中的数据时，第一字线WL1控制第一传输管PG1关断，第二字线WL2控制第二传输管PG2关断，第三字线WL3控制第四传输管PG4导通，且位线BL初始设置为高电平；若此时数据锁存器中存储的是0，即第一存储节点Q为低电平，第二存储节点QN为高电平，则第五传输管PG5导通，位线BL通过第四传输管PG4和第五传输管PG5与地导通，即可使位线BL被设为低电平，以位线BL输出低电平为数据锁存器中存储的是0；若此时数据锁存器中存储的是1，即第一存储节点Q为高电平，第二存储节点QN为低电平，则第五传输管PG5关断，即位线BL与地断开，位线BL保持高电平，以位线BL保持高电平为数据锁存器中存储的是1。
本发明对数据锁存器进行写操作时，可不需要位线BL的辅助；在对数据锁存器进行写操作时，位线BL可设置为高电平。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (5)

1.写操作不需要位线辅助的SRAM单元读写操作方法，其特征在于：
所述SRAM单元包括：数据锁存器、第一传输管、第二传输管、第三传输管、第四传输管、第五传输管、第一字线、第二字线、第三字线和位线；数据锁存器包括存储数据反向的第一存储节点和第二存储节点；第一存储节点依次通过第一传输管和第三传输管后接地，第二存储节点依次通过第二传输管和第三传输管后接地，位线依次通过第四传输管和第五传输管后接地，第一传输管由第一字线控制导通或关断，第二传输管由第二字线控制导通或关断，第三传输管和第四传输管由第三字线控制导通或关断，第五传输管由第二存储节点控制导通或关断；第二存储节点为高电平时，第五传输管导通；第二存储节点为底电平时，第五传输管关断；
对数据锁存器写0时，第一字线控制第一传输管导通，第二字线控制第二传输管关断，第三字线控制第三传输管导通，可使第一存储节点通过第一传输管和第三传输管与地导通，而第二存储节点与地断开，即可使第一存储节点被设为低电平，并使第二存储节点被设为高电平，从而完成对数据锁存器写0；
对数据锁存器写1时，第一字线控制第一传输管关断，第二字线控制第二传输管导通，第三字线控制第三传输管导通，可使第二存储节点通过第二传输管和第三传输管与地导通，而第一存储节点与地断开，即可使第二存储节点被设为低电平，并使第一存储节点被设为高电平，从而完成对数据锁存器写1；
读取数据锁存器中的数据时，第一字线控制第一传输管关断，第二字线控制第二传输管关断，第三字线控制第四传输管导通，且位线初始设置为高电平；若此时数据锁存器中存储的是0，即第一存储节点为低电平，第二存储节点为高电平，则第五传输管导通，位线通过第四传输管和第五传输管与地导通，即可使位线被设为低电平，以位线输出低电平为数据锁存器中存储的是0；若此时数据锁存器中存储的是1，即第一存储节点为高电平，第二存储节点为低电平，则第五传输管关断，即位线与地断开，位线保持高电平，以位线保持高电平为数据锁存器中存储的是1。
2.根据权利要求1所述的SRAM单元读写操作方法，其特征在于，所述第一字线为高电平时，第一传输管导通；第一字线为底电平时，第一传输管关断。
3.根据权利要求2所述的SRAM单元读写操作方法，其特征在于，所述第二字线为高电平时，第二传输管导通；第二字线为底电平时，第二传输管关断。
4.根据权利要求3所述的SRAM单元读写操作方法，其特征在于，所述第三字线为高电平时，第三传输管和第四传输管导通；第三字线为底电平时，第三传输管和第四传输管关断。
5.根据权利要求4所述的SRAM单元读写操作方法，其特征在于，所述第一传输管、第二传输管、第三传输管、第四传输管和第五传输管都为NMOS管；第一传输管的漏极与第一存储节点连接，第一传输管的栅极与第一字线连接；第二传输管的漏极与第二存储节点连接，第二传输管的栅极与第二字线连接；第一传输管、第二传输管的源极都与第三传输管的漏极连接，第三传输管的栅极与第三字线连接，第三传输管的源极接地；第四传输管的源极与位线连接，第四传输管的栅极与第三字线连接，第四传输管的漏极与第五传输管的源极连接；第五传输管的栅极与第二存储节点连接，第五传输管的漏极接地。
CN201911362552.6A 2019-12-26 2019-12-26 写操作不需要位线辅助的sram单元读写操作方法 Pending CN111081298A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911362552.6A CN111081298A (zh) 2019-12-26 2019-12-26 写操作不需要位线辅助的sram单元读写操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911362552.6A CN111081298A (zh) 2019-12-26 2019-12-26 写操作不需要位线辅助的sram单元读写操作方法

Publications (1)

Publication Number Publication Date
CN111081298A true CN111081298A (zh) 2020-04-28

Family

ID=70317905

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911362552.6A Pending CN111081298A (zh) 2019-12-26 2019-12-26 写操作不需要位线辅助的sram单元读写操作方法

Country Status (1)

Country Link
CN (1) CN111081298A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112002362A (zh) * 2020-08-24 2020-11-27 中国科学院微电子研究所 对称型存储单元及bnn电路
WO2022040853A1 (zh) * 2020-08-24 2022-03-03 中国科学院微电子研究所 对称型存储单元及bnn电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102087875A (zh) * 2009-12-02 2011-06-08 智原科技股份有限公司 静态随机存取存储器
TW201120887A (en) * 2009-12-01 2011-06-16 Faraday Tech Corp Static random access memory
CN102314937A (zh) * 2010-07-06 2012-01-11 智原科技股份有限公司 具有由数据控制的电源供应的静态随机存取存储器
CN105070315A (zh) * 2015-07-30 2015-11-18 孤山电子科技（上海）有限公司 Sram存储单元、sram电路及其读写方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201120887A (en) * 2009-12-01 2011-06-16 Faraday Tech Corp Static random access memory
CN102087875A (zh) * 2009-12-02 2011-06-08 智原科技股份有限公司 静态随机存取存储器
CN102314937A (zh) * 2010-07-06 2012-01-11 智原科技股份有限公司 具有由数据控制的电源供应的静态随机存取存储器
CN105070315A (zh) * 2015-07-30 2015-11-18 孤山电子科技（上海）有限公司 Sram存储单元、sram电路及其读写方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112002362A (zh) * 2020-08-24 2020-11-27 中国科学院微电子研究所 对称型存储单元及bnn电路
WO2022040853A1 (zh) * 2020-08-24 2022-03-03 中国科学院微电子研究所 对称型存储单元及bnn电路
CN112002362B (zh) * 2020-08-24 2023-04-07 中国科学院微电子研究所 对称型存储单元及bnn电路

Similar Documents

Publication Publication Date Title
US10522222B2 (en) Semiconductor device and error correction method
JP3373632B2 (ja) 不揮発性半導体記憶装置
KR100551646B1 (ko) 페이지 복사 기능을 갖는 반도체 기억 장치
KR100521826B1 (ko) 데이터 복사 기능을 갖는 반도체 기억 시스템 및 그데이터 복사 방법
US7698615B2 (en) Semiconductor memory device having single-level cells and multi-level cells and method of driving the semiconductor memory device
CN108922572B (zh) 一种具有高稳定性和低静态功耗的sram存储单元电路
JPH04184789A (ja) 半導体記憶装置
US10706928B2 (en) Non-volatile static random access memory architecture having single non-volatile bit per volatile memory bit
US9613703B2 (en) Semiconductor memory device
WO2019206074A1 (zh) 存储器及信号处理方法
JP2007310936A (ja) 半導体記憶装置
CN111091856A (zh) 一种sram单元的读写操作方法
CN110176264A (zh) 一种基于内存内计算的高低位合并电路结构
JP2006040519A (ja) 単位ｓｒａｍ単位で初期化できる半導体装置
CN111081298A (zh) 写操作不需要位线辅助的sram单元读写操作方法
JP2004111027A (ja) マルチポートｓｒａｍセル書き込み回路及び方法
CN101288130A (zh) 具有清除操作的存储元件及其方法
US10614879B2 (en) Extended write modes for non-volatile static random access memory architectures having word level switches
TWI289305B (en) Memory array having 2T memory cells
US20120155198A1 (en) Semiconductor storage device
CN108766494B (zh) 一种具有高读噪声容限的sram存储单元电路
CN111028874A (zh) Sram单元和sram存储器
JP2006031865A (ja) 強誘電体メモリ装置及びその駆動方法
US20080037329A1 (en) Nonvolatile semiconductor memory, method for reading the same, and microprocessor
CN110970072A (zh) 具有电压控制模块的sram单元

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20200428