CN112002362B - 对称型存储单元及bnn电路 - Google Patents

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Abstract

本发明公开了一种对称型存储单元及BNN电路。其中，对称型存储单元包括：第一互补结构和第二互补结构，第二互补结构，与所述第一互补结构在第一方向上对称相连；其中，所述第一互补结构包括：第一控制晶体管，用于与所述第二互补结构相连；所述第二互补结构包括：第二控制晶体管，所述第二控制晶体管的漏极与所述第一控制晶体管漏极在第一方向上对称设置同时与位线相连接；所述对称型存储单元用于存储权值1或0。通过本发明的对称型存储单元可以使得BNN电路的断点数据保持同时降低功耗，而且极大降低了存储器面积、减少延时，可以使得BNN电路实现大规模的并行推理操作。

Description

对称型存储单元及BNN电路
技术领域
本发明涉及微电子制造及存储器技术领域，尤其涉及一种对称型存储单元及BNN电路。
背景技术
进入二十一世纪以来，信息量的爆炸性增长加速了信息技术产业的发展，物联网、云计算、移动智能终端等新信息技术正在影响和改变着人们的生活方式和社会形态。随着大数据时代的来临，数据规模越来越大，从万亿字节(TB)到千万亿字节(PB)级；数据种类繁多，包括传统的结构化数据，也包括文字、图片、音频和视频等非结构化数据，且非结构化的数据的比重在快速增长。
数据快速增长，引发的数据处理时效性难以保障。大数据所带来的大规模及需要实时处理等特点与传统的以计算为中心的模式产生巨大矛盾，使得传统计算模型难以适应当今大数据环境下的数据处理。数据处理从以计算为中心转变成了以数据为中心，因此通过传统的存内-磁盘访问模式来处理大数据会存在输入/输出(I/O)瓶颈。处理速度问题愈发突出，且时效性难以保证。
整体而言，传统以计算为中心的模式面临着存内容量有限，输入/输出(I/O)压力大、缓存命中率低、数据处理的总体性能低等诸多问题。因此，打破传统的计算模式是应对大数据时代带来的新的挑战的有效途径。
发明内容
(一)要解决的技术问题
为解决上述基于SRAM等器件的BNN电路存在的技术问题至少之一，本发明公开了一种对称型存储单元及BNN电路。
(二)技术方案
本发明的一个方面公开了一种对称型存储单元，其中，包括：第一互补结构和第二互补结构，第二互补结构，与第一互补结构在第一方向上对称相连；其中，第一互补结构包括：第一控制晶体管，用于与第二互补结构相连；第二互补结构包括：第二控制晶体管，第二控制晶体管的漏极与第一控制晶体管漏极在第一方向上对称设置同时与位线相连接；对称型存储单元用于存储权值1或0。
可选地，第一控制晶体管的栅极连接正字线；以及第二控制晶体管的栅极连接补字线；其中，第一控制晶体管和第二控制晶体管用于控制对称型存储单元的读写。
可选地，第一互补结构还包括：第一上拉二极管和第一下拉二极管，第一上拉二极管一端用于接入工作电压VDD，另一端连接第一控制晶体管的源端，用于控制高电平输入；第一下拉二极管一端接地VGND，另一端连接第一控制晶体管的源端，用于控制低电平输入；其中，第一上拉二极管与第一下拉二极管在第二方向上对称设置，其中第二方向垂直于第一方向。
可选地，当对称型存储单元存入权值1时，第一上拉二极管和第一下拉二极管的开启方向指向第一控制晶体管的源端；其中，第一上拉二极管和第一下拉二极管为可编程的铁电二极管。
可选地，第二互补结构还包括：第二上拉二极管和第二下拉二极管，第二上拉二极管一端用于接入工作电压VDD，另一端连接第二控制晶体管的源端，用于控制高电平输入；第二下拉二极管一端接地VGND，另一端连接第二控制晶体管的源端，用于控制低电平输入；其中，第二上拉二极管与第二下拉二极管在第二方向上对称设置。
可选地，当对称型存储单元存入权值0时，第二上拉二极管和第二下拉二极管的开启方向指向第二控制晶体管的源端；其中，第二上拉二极管和第二下拉二极管为可编程二极管。
可选地，可编程二极管包括：下电极层、介质层和上电极层，下电极层用于支撑可编程二极管，并提供可编程二极管的下电极；介质层形成于下电极层上，用于作为可编程二极管的功能层，以在撤销电信号后保持在稳定状态；上电极层形成于介质层上，用于提供可编程二极管的上电极。
可选地，下电极层由W、Al、Ti、Ta、Ni、Hf、TiN和TaN中的至少一种构成；介质层由钙钛矿型铁电材料、铁电聚合物-PVDF材料以及HfO2基铁电材料中的至少一种具有铁电特性的材料构成，或由带电缺陷的介质材料构成；上电极层由W、Al、Cu、Ru、Ti、Ta、TiN、TaN、IrO2、ITO和IZO中的至少一种构成。
可选地，HfO2基铁电材料为掺杂Zr、Al、Si和La中至少一种元素的HfO2基材料。
本发明的另一个方面一种BNN电路，包括多级神经网络层，其中，多级神经网络层的每级神经网络层包括：多个存储单元阵列组，沿第二方向并行排列设置；其中，多个存储单元阵列组中的每个存储单元阵列组包括：多个上述的对称型存储单元和接口模块。多个上述的对称型存储单元沿第一方向排列设置，用于存储权值1或0；接口模块设置于每个存储单元阵列组的一端，用于每个存储单元阵列组的输入和输出。
可选地，接口模块包括：第一反相器和第二反相器，第二反相器与第一反相器串联连接，用于将输出的波形修正到高电平和/或低电平，进行二值化。
可选地，第一反相器的一端连接工作电压VDD，另一端接地VGND，输入端连接每个存储单元阵列组的位线上；第二反相器的一端连接工作电压VDD，另一端接地VGND，输入端连接第一反相器的输出端，输出端连接与每级神经网络层相邻的下一级神经网络层的正字线上。
可选地，接口模块还包括：第三反相器，一端连接工作电压VDD，另一端接地VGND，输入端与第二反相器的输出端连接，输出端连接与每级神经网络层相邻的下一级神经网络层的补字线上。
(三)有益效果
本发明公开了一种对称型存储单元及BNN电路。其中，对称型存储单元包括：第一互补结构和第二互补结构，第二互补结构，与第一互补结构在第一方向上对称相连；其中，第一互补结构包括：第一控制晶体管，用于与第二互补结构相连；第二互补结构包括：第二控制晶体管，第二控制晶体管的漏极与第一控制晶体管漏极在第一方向上对称设置同时与位线相连接；对称型存储单元用于存储权值1或0。通过本发明的对称型存储单元可以使得BNN电路的断点数据保持同时降低功耗，而且BNN电路将不再需要灵敏电流放大器的等复杂的读取电路，极大降低了存储器面积，减少延时和功耗，另外，该对称型存储单元的电流更小，可以使得BNN电路实现大规模的并行推理操作。
附图说明
图1A是根据本发明实施例的对称型存储单元的结构组成示意图；
图1B是根据本发明实施例的对称型存储单元的对应电路模块示意图；
图2A是根据本发明实施例的对称型存储单元的存储权值1时的开启方向的示意图；
图2B是根据本发明实施例的对称型存储单元的存储权值0时的开启方向的示意图；
图3A是根据本发明实施例的可编程二极管的结构组成示意图；
图3B是根据本发明实施例的一可编程二极管的一技术原理示意图；
图3C是根据本发明实施例的另一可编程二极管的另一技术原理示意图；
图3D是根据本发明实施例的可编程二极管的电流-电压特性曲线图；
图4是根据本发明实施例的BNN电路的结构组成示意图；
图5A是根据本发明实施例的接口模块的结构组成示意图；
图5B是根据本发明实施例的接口模块的对应电路模块示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
需要说明的是，在附图或说明书正文中，未绘示或描述的实现方式，均为所属技术领域中普通技术人员所知的形式，并未进行详细说明。此外，上述对各元件和方法的定义并不仅限于实施例中提到的各种具体结构、形状或方式，本领域普通技术人员可对其进行简单地更改或替换。
还需要说明的是，实施例中提到的方向用语，例如“上”、“下”、“前”、“后”、“左”、“右”等，仅是参考附图的方向，并非用来限制本发明的保护范围。贯穿附图，相同的元素由相同或相近的附图标记来表示。在可能导致对本发明的理解造成混淆时，将省略常规结构或构造。
并且图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本发明实施例的内容。另外，在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。
再者，单词“包含”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。
说明书与权利要求中所使用的序数例如“第一”、“第二”、“第三”等的用词，以修饰相应的元件，其本身并不意味着该元件有任何的序数，也不代表某一元件与另一元件的顺序或是制造方法上的顺序，这些序数的使用仅用来使具有某命名的一元件得以和另一具有相同命名的元件能做出清楚区分。
本领域那些技术人员可以理解，可以对实施例中的设备中的模块进行自适应性地改变并且把他们设置在与该实施例不同的一个或多个设备中。可以把实施例中的模块或单元或组件组合成一个模块或单元或组件，以及此外可以把他们分成多个子模块或子单元或子组件。除了这样的特征和/或过程或者单元中的至少一些是相互排斥之外，可以采用任何组合对本说明书(包括伴随的权利要求、摘要和附图)中公开的所有特征以及如此公开的任何方法或者设备的所有过程或单元进行组合。除非另外明确陈述，本说明书(包括伴随的权利要求、摘要和附图)中公开的每个特征可以由提供相同、等同或相似目的的代替特征来代替。并且，在列举了若干装置的单元权利要求中，这些装置中的若干个可以是通过同一个硬件项来具体体现。
类似地，应当理解，为了精简本发明并帮助理解各个公开方面的一个或多个，在上面对本发明的示例性实施例的描述中，本发明的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该公开的方法解释成反映如下意图：即所要求保护的本发明要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如下面的权利要求书所反映的那样，公开方面在于少于前面公开的单个实施例的所有特征。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本发明的单独实施例。
近年来，为了解决了大数据时代数据处理速度以及时效性的问题，存内计算(In-Memory Computing)成为了业界和研究领域的一个热点。其原因在于，在存内计算模式下，所有的数据在初始化阶段全部加载到存内中，数据处理及查询的操作都在高度存内中执行，CPU直接从存内中读取数据，进行实时地计算和分析，减少了磁盘数据访问，降低了网络与磁盘I/O的影响，大幅提升了计算处理数据吞吐量与处理的速度，减少了原本占大量计算资源的I/O开销。
通过存内计算的应用，避免的了I/O瓶颈，以前在数小时、数天时间内计算的结果，在存内计算环境中，可以在数秒内完成。近年来，随着卷积神经网络的不断发展，网络的深度不断增加，对硬件设备的计算能力和存储空间提出了越来越高的要求。降低卷积神经网络的资源消耗对深度学习在嵌入式平台上的部署具有重要意义。
二值化神经网络(Binarized Neural Networks，BNN)可以有效提高硬件设备的计算效率，既可以加速硬件计算，电可以降低内存开销，为深度学习在嵌入式设备上的部署提供了一种新的方法。然而，传统的电阻型存储器(例如阻变存储器，Resistive RandomAccess Memory，简称RRAM)的BNN电路一般都需要灵敏电流放大器与复杂的读取电路，大大增加了面积、延时与功耗，而基于静态随机存取存储器(Static Random-Access Memory，SRAM)的BNN电路也仍然存在以下技术问题：
(1)无断电保持特性且功耗巨大；
(2)权值单元的电流过大，无法实现大规模的并行推理操作。
因此，传统基于SRAM等器件的BNN电路仍然需要进一步的改进，以期解决上述技术问题之一。
为解决现有技术中基于SRAM等器件的BNN电路存在的技术问题至少之一，本发明公开了一种对称型存储单元及BNN电路。
如图1A-图2B所示，本发明的一个方面公开了一种对称型存储单元100，其中，包括：第一互补结构100a和第二互补结构100b。第二互补结构100b，与第一互补结构100a在第一方向上对称相连；其中，第一互补结构100a包括：第一控制晶体管106，用于与第二互补结构100b相连；第二互补结构100b包括：第二控制晶体管107，第二控制晶体管107的漏极与第一控制晶体管106漏极在第一方向上对称设置同时与位线BL相连接；对称型存储单元100用于存储权值1或0。
通过第一控制晶体管106的第一互补结构100a和第二控制晶体管107的第二互补结构100b构成了一互补的对称型的存储器单元，作为权值1或0的存储单元，也即权值单元。
如图1A-图2B所示，根据本发明的实施例，第一控制晶体管106的栅极连接正字线WL301；以及第二控制晶体管107的栅极连接补字线
Figure BDA0002646822240000071
其中，第一控制晶体管106和第二控制晶体管107用于控制对称型存储单元的读写。
如图1A-图2B所示，根据本发明的实施例，第一互补结构100a还包括：第一上拉二极管102和第一下拉二极管103，第一上拉二极管102一端用于接入工作电压VDD，另一端连接第一控制晶体管106的源端，用于在该存储单元进行读取操作时控制高电平输入；第一下拉二极管103一端接地VGND，另一端连接第一控制晶体管106的源端，用于在该存储单元进行读取操作时控制低电平输入；其中，第一上拉二极管102与第一下拉二极管203在第二方向上对称设置，其中第二方向可以垂直于第一方向。
如图1A-图2B所示，根据本发明的实施例，第二互补结构100b还包括：第二上拉二极管104和第二下拉二极管105，第二上拉二极管104一端用于接入工作电压VDD，另一端连接第二控制晶体管107的源端，用于在该存储单元进行读取操作时控制高电平输入；第二下拉二极管105一端接地VGND，另一端连接第二控制晶体管107的源端，用于在该存储单元进行读取操作时控制低电平输入；其中，第二上拉二极管104与第二下拉二极管105在第二方向上对称设置。
可见，本发明的对称型存储单元100由第一控制晶体管106、第一上拉二极管102和第一下拉二极管103以及第二控制晶体管107，第二上拉二极管104和第二下拉二极管106组成，以构成用于存储权值1或0的权值单元。
如图2A所示，根据本发明的实施例，当对称型存储单元100存入权值1时，第一上拉二极管102和第一下拉二极管103的开启方向指向第一控制晶体管106的源端；其中，第一上拉二极管102和第一下拉二极管103为可编程的铁电二极管。
其中，开启方向可以理解为该第一上拉二极管102和第一下拉二极管103中各自电流的流向，即开启方向指向第一控制晶体管106的源端，则意味着第一上拉二极管102的电流流向该第一控制晶体管106的源端，第一下拉二极管103的电流也流向该第一控制晶体管106的源端。同时，第二上拉二极管104的开启方向指向工作电压VDD，第二下拉下二极管105的开启方向指向接地VGND。
如图2B所示，根据本发明的实施例，当对称型存储单元100存入权值0时，第二上拉二极管104和第二下拉二极管105的开启方向指向第二控制晶体管107的源端；其中，第二上拉二极管104和第二下拉二极管105为可编程二极管。
其中，开启方向可以理解为该第二上拉二极管104和第二下拉二极管105中各自电流的流向，即开启方向指向第二控制晶体管107的源端，则意味着第二上拉二极管104的电流流向该第二控制晶体管107的源端，第二下拉二极管105的电流也流向该第二控制晶体管107的源端。同时，第一上拉二极管102的开启方向指向工作电压VDD，第一下拉二极管103的开启方向指向接地VGND。
如图3A所示，根据本发明的实施例，可编程二极管300包括：下电极层330、介质层320和上电极层310，下电极层330用于支撑可编程二极管300，并提供可编程二极管300的下电极；介质层320形成于下电极层330上，用于作为可编程二极管300的功能层，以在撤销电信号后保持在稳定状态；上电极层310形成于介质层320上，用于提供可编程二极管300的上电极。
根据本发明的实施例，在向下电极层330施加正的读取电压Vr时，该可编程二极管至少存在以下两个状态：
状态1：流过二极管的电流绝对值小于施加同样大小的负读取电压-Vr的电流绝对值；
状态2：流过二极管的电流绝对值大于施加同样大小的负读取电压-Vr的电流绝对值。
在向该可编程二极管施加一个特定绝对值的读取电压Vr时，正向电流与负向电流绝对值比值最大的状态为正向最高态，正向电流与负向电流绝对值比值最小的状态为负向最高态。此外，可编程二极管需要在不同的内部状态下，被施加一个特定绝对值的读取电压时，正向电流和负向电流绝对值的比值可取正向最高态和负向最高态的多个值或者连续变化的值，使得该可编程二极管能够处于不同的多个状态或连续变化的状态，以实现对电流流向的调节。此外，当可编程二极管用于电阻型的存储器时，可以以正向电压作为读取电压，正向导通的状态可以视为低阻态，反向导通状态为高阻态，分别用于存储0和1。
根据本发明的实施例，可编程二极管300可以是可编程的具有铁电材料的二极管，即铁电二极管。下电极层330由W、Al、Ti、Ta、Ni、Hf、TiN和TaN中的至少一种构成；介质层320由钙钛矿型铁电材料、铁电聚合物-PVDF材料以及HfO2基铁电材料中的至少一种具有铁电特性的材料构成，或由带电缺陷的介质材料构成；上电极层310由W、Al、Cu、Ru、Ti、Ta、TiN、TaN、IrO2、ITO和IZO中的至少一种构成。
如图3B所示，在具有铁电特性的材料构成的介质层320中，该介质层320的铁电薄膜在极化前，会在与上电极和下电极接触的地方各自形成肖特基结，即肖特基接触。当极化之后，极化电场会导致电子的定向移动。如图3B(a)所示，左侧的电子移动向铁电薄膜内部，导致界面处的肖特基势垒增强；右侧的电子移动向界面处，降低了肖特基势垒。当电子聚集到一定的量就形成了欧姆接触，这样一边是肖特基接触，另一边是欧姆接触，就形成了单向导通的二极管。当电畴翻转，极化电场方向发生变化，电子移动的方向也翻转，导致右侧是肖特基接触，左侧是欧姆接触，二极管导通方向也随即发生翻转，如图3B(b)所示。
在本发明的实施例中，由于上述的铁电二极管具有铁电翻转实现的断电保持特性(即当该铁电二极管在失去电信号时，仍然具有保持稳定状态的特性)，使得本发明的上述互补型存储器的操作响应速度达到纳秒级，以实现内存的应用。
如图3C所示，根据本发明的实施例，可编程二极管300还可以是具有带电缺陷较多的介质材料的二极管。由于介质层320中的介质薄膜采用了带电缺陷较多的介质材料制备，使得介质层320中可以存在大量带电的缺陷，如带正电的氧空位。在电场的作用下缺陷向界面区聚集，导致原本的肖特基接触被破坏。从而形成了一边为肖特基接触，另一边为欧姆接接触的情况，进而形成了二极管的单向导通特性，如图3C(a)所示。在该二极管被施加反向电压后，缺陷向另一侧聚集，该二极管导通方向发生翻转，如图3C(b)所示。
因此，当在下电极330与上电极310间施加一个大于该二极管300的正向阈值电压V0＝6V的电压时，该二极管300被正向极化，表现为在下电极330上施加正的读取电压Vr时，流过二极管300的电流绝对值大于施加同样大小的负读取电压-Vr的电流绝对值，且断电后保持相应的稳定特性；而在电极101与电极102间施加一个小于负向阈值电压-V0的电压时，二极管300被负向极化，表现为在下电极330上施加正的读取电压Vr时，流过二极管300的电流绝对值小于施加同样大小的负读取电压-Vr的电流绝对值，且断电后保持相应的特性。可见，可编程二极管300在正向极化时与负向极化时均可以保持良好的断电保持特性。其中，该断电保持特性为该可编程二极管300被撤销电信号后仍可以保持稳定状态的性质。
如图3D所示，当外加偏扫描电压0到6V之后，该可编程二极管表现为正向开启的二极管特性；当外加偏扫描电压0到-6V之后，可编程二极管表现为反向开启的二极管特性。即该可编程二极管展现了良好的电流流向调节效果。借此，本发明的对称型存储单元实现了电流流向的调节，使得本发明基于BNN电路的存储器具有极高的实用性、科研和商业价值。
根据本发明的实施例，HfO2基铁电材料为掺杂Zr、Al、Si和La中至少一种元素的HfO2基材料，以更好地达到铁电翻转效果，实现上述的断电保持特性。
基于上述的可编程二极管，使得本发明的上述对称型存储单元具有断电保持特性，且该断电保持特性由于其自身材料特性决定使得其功耗降低，另一方面，通过第一控制晶体管和第二控制晶体管的配合之下，使得本发明的对称型存储单元在存储权值1或0的同时，可以有效防止权值单元的电流过大。
如图4所示，本发明的另一个方面一种BNN电路，包括多级神经网络层110、120、……，其中，多级神经网络层的每级神经网络层110包括：多个存储单元阵列组110a，……，沿第二方向并行排列设置；其中，多个存储单元阵列组中的每个存储单元阵列组110a包括：多个上述的对称型存储单元100和接口模块200。多个上述的对称型存储单元100沿第一方向排列设置，用于存储权值1或0；接口模块200设置于每个存储单元阵列组110a的一端，用于每个存储单元阵列组110a的输入和输出。
如图1A、图1B和图4所示，以存储单元阵列组110a所示，有多个对称型存储单元100沿第一方向排列设置，其中，该存储单元阵列组110a一端为对称型存储单元100，另一端的对称型存储单元100则与接口模块对应设置，各个对称型存储单元100与接口模块200在该BNN电路中的连接，均通过字线WL301，补字线401和位线BL501实现连接设置。其中，各个对称型存储单元100与接口模块200通过位线BL501实现连接，用于控制各个对称型存储单元100对接口模块200进行输入，即接口模块200的位线BL501的连接端为输入端in。
借此，可以将对称型存储单元100和接口模块200以第一方向和第二方向的排列，构成一级神经网络层，进而实现具有多层神经网络层的BNN电路。本发明的BNN电路通过上述对称型存储单元的设计，将不再需要灵敏电流放大电路等复杂电路进行权值单元的读取操作，使得具有该BNN电路的存储器的尺寸极大地缩小，同时减少了因复杂读取电路造成的读取操作的延时等情况。而且，在省去复杂读取电路的情况下，还起到了进一步降低功耗的作用。
Figure BDA0002646822240000111
表1
具体地，如表1所示，在上述的BNN电路工作时，正字线301为高电平，补字线401为低电平则，则对称型存储单元100的输入为1；正字线301为低电平，补字线401为高电平，则对称型存储单元100的输入为0。当对称型存储单元100存储的权值与输入相同时，则对位线BL501进行充电；当对称型存储单元100存储的权值与输入不同时，则对位线501进行放电。当位线501上与输入相同的对称型存储单元100多，则位线输出为1，反之当位线501上与输入不同的对称型存储单元100多，则位线输出为0。基于此，可以反映出位线上的输出单元与匹配单元之间的数量关系。
如图4和图5A、图5B所示，根据本发明的实施例，接口模块200包括：第一反相器202和第二反相器203，第二反相器203与第一反相器202串联连接，用于将输出的波形修正到高电平和/或低电平，以进行神经网络的二值化。其中，接口模块200还可以用于作为所处神经网络层与下一级的神经网络层之间的连接端口或接口，可以理解为一个中间连接通道。例如，神经网络层110与下一级神经网络层120之间的连接端口为神经网络层110的多个接口模块200。
如图4和图5A、图5B所示，根据本发明的实施例，第一反相器202的一端连接工作电压VDD，另一端接地VGND。其中，第一反相器202的输入端In连接每个存储单元阵列组的位线BL501上，用作该第一反相器202的输入。第二反相器203的一端连接工作电压VDD，另一端接地VGND。其中，该第二反相器203的输入端连接第一反相器202的输出端，该第二反相器203的输出端Out连接于每级神经网络层相邻的下一级神经网络层的正字线WL301上。
如图4和图5A、图5B所示，根据本发明的实施例，接口模块200还包括：第三反相器204，一端连接工作电压VDD，另一端接地VGND，输入端与第二反相器203的输出端Out连接，输出端
Figure BDA0002646822240000121
连接于每级神经网络层相邻的下一级神经网络层的补字线401上。基于此，接口模块200可以实现将所处神经网络层与下一级神经网络层连接起来，以确保构成一完整的BNN电路。具体地，如图4所示，神经网络层110的存储单元阵列组110a的多个对称型存储单元100的的位线501输入到该存储单元阵列组110a的另一端的接口模块200的输入端In，该接口模块200的正输出端Out输入到下一级神经网络层120的对应位置的存储单元阵列组的一端的对称型存储单元100的正字线301，该接口模块200的补输出端
Figure BDA0002646822240000131
输入到下一级神经网络层120的对应位置的存储单元阵列组的一端的对称型存储单元100的补字线401。
至此，已经结合附图对本发明实施例进行了详细描述。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种对称型存储单元，用于存储权值1或0，其特征在于，包括：
第一互补结构，
第二互补结构，与所述第一互补结构在第一方向上对称相连；
其中，
所述第一互补结构包括：
第一控制晶体管，用于与所述第二互补结构相连；
第一上拉二极管，一端用于接入工作电压VDD，另一端连接所述第一控制晶体管的源端，用于控制高电平输入；
第一下拉二极管，一端接地VGND，另一端连接所述第一控制晶体管的源端，用于控制低电平输入；
其中，当所述对称型存储单元存入权值1时，所述第一上拉二极管和所述第一下拉二极管的开启方向指向第一控制晶体管的源端；
所述第二互补结构包括：
第二控制晶体管，所述第二控制晶体管的漏极与所述第一控制晶体管漏极在第一方向上对称设置同时与位线相连接；
第二上拉二极管，一端用于接入工作电压VDD，另一端连接所述第二控制晶体管的源端，用于控制高电平输入；
第二下拉二极管，一端接地VGND，另一端连接所述第二控制晶体管的源端，用于控制低电平输入；
其中，当所述对称型存储单元存入权值0时，所述第二上拉二极管和所述第二下拉二极管的开启方向指向第二控制晶体管的源端；
其中，所述第一控制晶体管的栅极连接正字线；以及所述第二控制晶体管的栅极连接补字线；其中，所述第一控制晶体管和所述第二控制晶体管用于控制所述对称型存储单元的读写；
所述第一上拉二极管与所述第一下拉二极管在第二方向上对称设置，其中所述第二方向垂直于所述第一方向；所述第二上拉二极管与所述第二下拉二极管在第二方向上对称设置；
所述第一上拉二极管和所述第一下拉二极管为可编程二极管；所述第二上拉二极管和所述第二下拉二极管为可编程二极管；其中，可编程二极管为铁电二极管；所述可编程二极管包括下电极层、介质层和上电极层；
所述下电极层由W、Al、Ti、Ta、Ni、Hf、TiN和TaN中的至少一种构成；所述介质层由钙钛矿型铁电材料、铁电聚合物-PVDF材料以及HfO2基铁电材料中的至少一种具有铁电特性的材料构成，或由带电缺陷的介质材料构成；所述上电极层由W、Al、Cu、Ru、Ti、Ta、TiN、TaN、IrO2、ITO和IZO中的至少一种构成。
2.根据权利要求1所述的对称型存储单元，其特征在于，
下电极层用于支撑所述可编程二极管，并提供所述可编程二极管的下电极；
介质层形成于所述下电极层上，用于作为所述可编程二极管的功能层，以在撤销电信号后保持在稳定状态；
上电极层形成于所述介质层上，用于提供所述可编程二极管的上电极。
3.根据权利要求1所述的对称型存储单元，其特征在于，所述HfO2基铁电材料为掺杂Zr、Al、Si和La中至少一种元素的HfO2基材料。
4.一种BNN电路，包括多级神经网络层，其特征在于，所述多级神经网络层的每级神经网络层包括：
多个存储单元阵列组，沿第二方向并行排列设置；
其中，所述多个存储单元阵列组中的每个存储单元阵列组包括：
多个权利要求1-3中任一项所述的对称型存储单元，沿第一方向排列设置，用于存储权值1或0；
接口模块，设置于所述每个存储单元阵列组的一端，用于所述每个存储单元阵列组的输入和输出。
5.根据权利要求4所述的BNN电路，其特征在于，所述接口模块包括：
第一反相器；
第二反相器，与所述第一反相器串联连接，用于将输出的波形修正到高电平和/或低电平，进行二值化。
6.根据权利要求5所述的BNN电路，其特征在于，
所述第一反相器的一端连接工作电压VDD，另一端接地VGND，输入端连接所述每个存储单元阵列组的位线上；
所述第二反相器的一端连接工作电压VDD，另一端接地VGND，输入端连接所述第一反相器的输出端，输出端连接与所述每级神经网络层相邻的下一级神经网络层的正字线上。
7.根据权利要求5所述的BNN电路，其特征在于，所述接口模块还包括：
第三反相器，一端连接工作电压VDD，另一端接地VGND，输入端与所述第二反相器的输出端连接，输出端连接与所述每级神经网络层相邻的下一级神经网络层的补字线上。
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