CN109979503A - 一种在内存中实现汉明距离计算的静态随机存储器电路结构 - Google Patents

Abstract

本发明公开了一种在内存中实现汉明距离计算的静态随机存储器电路结构，所述电路结构包括N行N列的静态随机存储器SRAM阵列，将待处理的目标二进制数据的原码和反码分别存入到所述SRAM阵列的N列N位存储阵列中，将与之比较的N位二进制数据存储到字线信号WLL中，比较数据的N位二进制数反码存入到字线信号WLR中；通过位线脉冲调制将位线信号减低到VDD‑Vx，防止单元内存储数据翻转；再通过每列中的位线信号BL和BLB放电量之和实现N列汉明距离计算，从而实现N位二进制数据和N位比较数据的汉明距离计算。上述电路结构简单，可以有效提高运算的效率和速度，减少在传输过程消耗的能量。

Description

一种在内存中实现汉明距离计算的静态随机存储器电路结构

技术领域

本发明涉及集成电路技术领域，尤其涉及一种在内存中实现汉明距离计算的静态随机存储器电路结构。

背景技术

目前，随着机器学习、图像识别和边缘计算等应用领域的快速发展，这些领域需要处理海量数据和对计算能耗效率要求较高。传统的传统冯诺伊曼架构把处理器计算单元和存储器分开，需要时处理器从存储器读数据，之后在处理器处理完了数据之后再写回存储器。由于摩尔定律的快速发展，内存运行速度与处理器速度的不同步，内存的存取速度严重滞后于处理器的计算速度，内存性能已经成为了整体计算机性能的一个重要瓶颈。内存对于能效比的限制也成了传统冯诺伊曼体系计算机的一个瓶颈，这个瓶颈在机器学习和图像识别计算量大的领域尤为明显，为了克服这些传统的冯诺依曼结构带来的弊端，内存内计算(computing in memory，缩写为CIM)成为解决这个问题的热点，内存内计算不需要把数据传输到处理器中，直接在内存中进行运算，因此大大减少了计算过程中数据存取能量消耗，同时在计算速度和能效上得到提高。汉明距离表示表示两个等长字符串在对应位置上不同字符的数目，对于二进制串A和B来说，汉明距离等于A异或B等于1的数目。针对内存内计算成为当前研究的热点，现有的技术主要有以下几点：

1)一种采用多行读取和脉冲宽度调制来实现差的绝对值(Sum of AbsoluteDifference简称SAD)的电路，这种电路结构利用脉冲调制使高位单元放电时间比较长，低位单元放电时间短，达到加权读取的效果，讲传统的二进制读取技术转化一次读取多行的十进制数值，提高数据读取效率。

2)通过位线WL脉冲调制控制内存中数值的加权，提出通过利用电容的电荷分享实现乘法运算，提高数据运算的能效。

3)利用字线电压控制二进制权重的高低，不同字线电压对应单元内位线放电能力的不同，实现二进制转化成十进制模值的转化。

4)基于内存内计算技术，利用静态随机存储器(Static Random Access Memory，缩写为SRAM)结构实现汉明距离计算，对比传统结构减少了能量的消耗和提高传输效率。

5)二进制权重滤波器，减少了数据传输过程中能量的消耗，同时提出了SRAM卷积计算电路结构(SRAM embedded convolution architecture)，可以在内存中进行运算，提高了运算能效比和运算速度。

6)基于65nm 4kb内存内计算的SRAM结构，提出了0/1神经元二进制深度神经网络(deep-neural-network，缩写为DNN)，侧重于简化PE阵列的FCNL。

但上述现有技术的方案结构较复杂，运算效率并不高，由此也增加了运算能量消耗。

发明内容

本发明的目的是提供一种在内存中实现汉明距离计算的静态随机存储器电路结构，该电路结构简单，可以有效提高运算的效率和速度，减少在传输过程消耗的能量。

本发明的目的是通过以下技术方案实现的：

一种在内存中实现汉明距离计算的静态随机存储器电路结构，所述电路结构包括N行N列的静态随机存储器SRAM阵列，在该SRAM阵列的外围包括比较模块、列译码模块、字线脉冲调制模块、行译码模块，其中：

所述SRAM阵列与所述比较模块、列译码模块、字线脉冲调制模块和行译码模块相连；

所示比较模块与列译码模块相连；

所述字线脉冲调制模块与行译码模块相连；

所述SRAM阵列中N列N位的存储单元为双字线6T单元，将待处理的目标二进制数据的原码和反码分别存入到所述SRAM阵列的N列N位存储阵列中，将与之比较的N位二进制数据存储到字线信号WLL中，比较数据的N位二进制数反码存入到字线信号WLR中；

通过位线脉冲调制将位线信号减低到VDD-Vx，防止单元内存储数据翻转；

再通过每列中的位线信号BL和BLB放电量之和实现N列汉明距离计算，从而实现N位二进制数据和N位比较数据的汉明距离计算。

由上述本发明提供的技术方案可以看出，上述电路结构简单，可以有效提高运算的效率和速度，减少在传输过程消耗的能量。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。

图1为本发明实施例提供的在内存中实现汉明距离计算的静态随机存储器电路结构示意图；

图2为本发明实施例所述一列N位双字线6T单元的实现结构示意图；

图3为本发明实施例所提供取一列中4位双字线6T单元做汉明距离计算操作时序图。

具体实施方式

下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。

下面将结合附图对本发明实施例作进一步地详细描述。一种在内存中实现汉明距离计算的静态随机存储器电路结构，其特征在于，所述电路结构包括N行N列的静态随机存储器SRAM阵列(Memory Array)，在该SRAM阵列的外围包括比较模块(Comparator Module)、列译码模块(Colmumn Decoder)、字线脉冲调制模块(Word Line Pulse With Modulate)、行译码模块(Row Decoder&&Word Line Driver)，其中：

所述SRAM阵列与所述比较模块、列译码模块、字线脉冲调制模块和行译码模块相连；

所示比较模块与列译码模块相连；

所述字线脉冲调制模块与行译码模块相连；

所述SRAM阵列中N列N位的存储单元为双字线6T单元，将待处理的目标二进制数据的原码和反码分别存入到所述SRAM阵列的N列N位存储阵列中，将与之比较的N位二进制数据存储到字线信号WLL中，比较数据的N位二进制数反码存入到字线信号WLR中；

通过位线脉冲调制将位线信号减低到VDD-Vx，防止单元内存储数据翻转；

再通过每列中的位线信号BL和BLB放电量之和实现N列汉明距离计算，从而实现N位二进制数据和N位比较数据的汉明距离计算。

具体实现中，由于N列的位线信号相等，每列进行汉明距离计算的方式都是相同的，如图2所示为本发明实施例所述一列N位双字线6T单元的实现结构示意图，所述双字线6T单元的结构具体包括：

两个交叉耦合的反相器I0和I1，两个NMOS晶体管N0和N1；

NMOS晶体管N0栅极与字线信号WLL相连，NMOS晶体管N1栅极与字线信号WLR相连，字线信号WLL和WLR成双字线信号；

NMOS晶体管N0的源极与位线信号BL相连，NMOS晶体管N0的漏极与反相器I0的输入端点Q相连；

NMOS晶体管N1的源极与位线信号BLB相连，NMOS晶体管N1的漏极与反相器I1的输入端点QB相连；

反相器I0的输出端与反相器I1的输入端QB相连，反相器I1的输出端与反相器I0的输入端Q相连。

具体实现中，参考图2，一列SRAM阵列的结构具体包括：

N个双字线6T单元分别记为Cell0～CellN，两个PMOS晶体管分别记为P1和P2，两个电容分别记为C0和C1，电容C1和C0模拟位线上面的电容，双字线6T单元Cell0～CellN的BL端组成位线信号BL，双字线6T单元Cell0～CellN的BLB端组成位线信号BLB；双字线6T单元Cell0～CellN的字线信号WLL分别接输入字线信号WLL0～WLLN，双字线6T单元Cell0～CellN的字线信号WLR分别接输入字线信号WLR0～WLRN，其中：

PMOS晶体管P1的源极与电源VDD相连，漏极与位线信号BL相连，栅极与预充信号PRE相连；

PMOS晶体管P2的源极与电源VDD相连，漏极与位线信号BLB相连，栅极与预充信号PRE相连；

电容CO的上端与位线信号BL相连，下端与GND相连，电容C1的上端与位线信号BLB相连，下端与GND相连；

每个双字线6T单元的存储节点Q0～QN存入N位二进制目标数据，与之相对应的存储节点QB0～QBN存入N位二进制目标数据的反码；

字线信号WLL0～WLLN输入与目标数据比较的N位二进制数，字线信号WLR0～WLRN输入与目标数据比较的N位二进制数据的反码。

下面针对所述SRAM阵列中一列N位双字线6T单元实现汉明距离计算的原理进行如下说明：

开始阶段，N位双字线6T单元存储节点Q0～QN存入N位二进制目标数据，QB0～QBN存入N位二进制数据的反码；在预充阶段，PRE信号为低电平，PMOS晶体管P1，P2导通，位线信号BL和BLB都被预充到VDD，电容C0和C1的上端被预充到VDD；预充阶段后，在字线信号WLL0～WLLN输入与之比较的N位二进制数据，在字线信号WLR0～WLRN输入比较N位二进制数的反码；放电阶段，若6T单元内存入值Q点为0，输入字线信号WLL为1，位线信号BL释放ΔV的电荷量，汉明距离等于BL放电量的大小为1；若6T单元内存入值Q点为1，QB点值为0，输入字线信号WLL为0，则输入字线信号WLR为1，位线信号BLB放ΔV的电荷量，汉明距离等于BLB放电量的大小为1；当6T单元存入值Q点为0，输入字线信号WLL为0，位线信号BL和BLB都不放电，汉明距离大小为0；当6T单元存入值Q点为1，输入字线信号WLL为1位线信号BL和BLB都不放电，汉明距离大小为0。上述汉明距离计算电路利用位线信号BL和BLB放电量实现汉明距计算，在一个周期内完成对汉明距离大小计算，提高了运算效率和能效，减少传输过程能量的消耗。

为了更加清晰地展现出本发明所提供的技术方案及所产生的技术效果，取一列中4位6T单元进行仿真验证汉明距离计算的详细过程：

如图3所示为本发明实施例所提供取一列中4位双字线6T单元做汉明距离计算操作时序图，参考图3：对于完成4位二进制目标数据(0010)和与之比较4位二进制数据(1001)汉明距离计算，首先4位6T单元内写入4位二进制数，单元Cell0～Cell3内存储节点Q0～Q3写入4位二进制0010，单元Cell0～Cell3内存的存储节点QB0～QB3写入4位二进制1101，4位二进制目标数据存储完毕后。

预充阶段开始工作，位线信号BL和BLB预充到VDD，电容C0和C1模拟位线电容，电容C0和C1的上端预充到VDD；在预充阶段结束后，与目标数据比较的4位二进制数(1001)存入到字线信号中，比较数据4位二进制数(1001)输入字线信号WLL0～WLL3，字线信号WLR0～WLR3输入比较数据的反码(0110)；在汉明距离计算开始时，存储节点Q0～Q3＝0010，字线信号WLL0～WLL3＝1001，可知Cell0和Cell3左边字线打开，存储节点Q0和Q3存0，位线信号BL会在WLL开启的时间释放电荷，将位线信号高电平设置为比ⅤDD小一点的值，VDD-Vx(例如0.8V)，调节位线信号的脉冲宽度，使位线脉冲宽度设为时间T，这样位线在放电过程中线性度比较好且避免存储数据反转，则位线信号BL会释放两个T时间电荷量，位线信号BL的电压会下降2ΔV；同理存储节点QB0～QB3＝1101，字线信号WLR0～WLR3＝0110，可知Cell1和Cell2右边的字线打开，存储节点QB1为1，存储点QB2为0，位线信号BLB仅释放一个T时间的电荷量，位线信号BLB的电压会下降ΔV；位线信号BL和BLB的电压下降的电压差模拟量比之和就是存入4位二进制目标数据与比较二进制的汉明距离，由此在内存中完成对二进制汉明距离的计算。

值得注意的是，本发明实施例中未作详细描述的内容属于本领域专业技术人员公知的现有技术。

综上所述，本发明实施例提供的电路简单，采用双字线的6T单元，同时字线采用VDD-Vx的电压，在一个周期内可以计算出汉明距离的值，从而提高了数据运算的效率，极大的减少了能量的消耗。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (3)

1.一种在内存中实现汉明距离计算的静态随机存储器电路结构，其特征在于，所述电路结构包括N行N列的静态随机存储器SRAM阵列，在该SRAM阵列的外围包括比较模块、列译码模块、字线脉冲调制模块、行译码模块，其中：

所述SRAM阵列与所述比较模块、列译码模块、字线脉冲调制模块和行译码模块相连；

所示比较模块与列译码模块相连；

所述字线脉冲调制模块与行译码模块相连；

所述SRAM阵列中N列N位的存储单元为双字线6T单元，将待处理的目标二进制数据的原码和反码分别存入到所述SRAM阵列的N列N位存储阵列中，将与之比较的N位二进制数据存储到字线信号WLL中，比较数据的N位二进制数反码存入到字线信号WLR中；

通过位线脉冲调制将位线信号减低到VDD-Vx，防止单元内存储数据翻转；

再通过每列中的位线信号BL和BLB放电量之和实现N列汉明距离计算，从而实现N位二进制数据和N位比较数据的汉明距离计算。

2.根据权利要求1所述在内存中实现汉明距离计算的静态随机存储器电路结构，其特征在于，所述双字线6T单元的结构具体包括：

两个交叉耦合的反相器I0和I1，两个NMOS晶体管N0和N1；

NMOS晶体管N0栅极与字线信号WLL相连，NMOS晶体管N1栅极与字线信号WLR相连，字线信号WLL和WLR成双字线信号；

NMOS晶体管N0的源极与位线信号BL相连，NMOS晶体管N0的漏极与反相器I0的输入端点Q相连；

NMOS晶体管N1的源极与位线信号BLB相连，NMOS晶体管N1的漏极与反相器I1的输入端点QB相连；

反相器I0的输出端与反相器I1的输入端QB相连，反相器I1的输出端与反相器I0的输入端Q相连。

3.根据权利要求1所述在内存中实现汉明距离计算的静态随机存储器电路结构，其特征在于，一列SRAM阵列的结构具体包括：

N个双字线6T单元分别记为Cell0～CellN，两个PMOS晶体管分别记为P1和P2，两个电容分别记为C0和C1，电容C1和C0模拟位线上面的电容，双字线6T单元Cell0～CellN的BL端组成位线信号BL，双字线6T单元Cell0～CellN的BLB端组成位线信号BLB；双字线6T单元Cell0～CellN的字线信号WLL分别接输入字线信号WLL0～WLLN，双字线6T单元Cell0～CellN的字线信号WLR分别接输入字线信号WLR0～WLRN，其中：

PMOS晶体管P1的源极与电源VDD相连，漏极与位线信号BL相连，栅极与预充信号PRE相连；

PMOS晶体管P2的源极与电源VDD相连，漏极与位线信号BLB相连，栅极与预充信号PRE相连；

电容CO的上端与位线信号BL相连，下端与GND相连，电容C1的上端与位线信号BLB相连，下端与GND相连；

每个双字线6T单元的存储节点Q0～QN存入N位二进制目标数据，与之相对应的存储节点QB0～QBN存入N位二进制目标数据的反码；

字线信号WLL0～WLLN输入与目标数据比较的N位二进制数，字线信号WLR0～WLRN输入与目标数据比较的N位二进制数据的反码。