CN109445747A - 一种基于忆阻器rram的乘法器 - Google Patents
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Abstract
本发明提供了一种基于忆阻器RRAM的乘法器，本发明基于原有的加法器给出了表决器逻辑的乘法器，采用华莱士树的结构进行运算，将乘法操作转变为对应的加法操作，并且利用华莱士树结构可以在较短的时间将多个n‑bit数相加规约到2个n‑bit数相加的特点，并且每一次的全加操作对于利用表决器逻辑而言是可以同时进行的。本发明提高了整体的运行速度，降低了器件的面积。
Description
技术领域
本发明涉及非挥发性存储器计算领域，特别涉及一种基于电阻转变随机存储器(RRAM，Resistive Random Access Memory，简称阻变存储器)的乘法器。
背景技术
随着忆阻器的不断发展和冯诺依曼瓶颈的不断显著，存储与计算一体化问题不断被各大学者所提及，近几年，随着对忆阻器认识的不断加深，现在已经不仅仅停留于将其视为一种新型的存储材料来使用，忆阻器在逻辑运算方面的潜能被不断发掘。
自从惠普提出蕴含逻辑之后，基于忆阻器的逻辑运算的研究开始蓬勃发展，不断有学者提出不同的改进方案以及其他新的逻辑算法来提高运算的效率和器件的单元数目，以缓解运算与存储之间的速度鸿沟，但是，就目前的研究而言，还只是停留在一位全加器以及其更简单的逻辑基础上，很少涉及到复杂逻辑运算，这是因为目前所设计的这些逻辑运算操作复杂，不能并行运算，对器件的均一性要求高，这也阻碍了目前基于忆阻器逻辑运算的发展。
发明内容
鉴于上述技术问题，本发明的目的在于提供一种基于忆阻器RRAM的乘法器，利用一种新型的算法逻辑得到一位全加器，在此基础上结合华莱士树算法使得忆阻器可以高效地实现多位乘法器。
传统的利用忆阻器实现逻辑运算通常采用的是蕴含逻辑以及蕴含逻辑的演变体，即电阻分压的模式，并采用传统的与或非逻辑的形式来实现一位全加器，在本发明中，不再采用传统的与或非逻辑而是采用表决器逻辑来实现一位全加器操作。
根据本发明的一个方面，提供了一种基于忆阻器RRAM的乘法器，所述乘法器利用一位全加器结合华莱士算法实现多位乘法器，其中，一位全加器采用表决器逻辑来实现全加器操作，其表达式为：
其中，S表示为本位和信号、C0表示为进位信号，Ci、B、A表示为三个输入信号，M代表的是一次表决器逻辑，其对应的结果为三个参数两两相与后再相或的结果。
在本发明的某些实施例中，所述一位全加器需要三个忆阻器单元，其操作步骤如下：
第一步、初始化忆阻器单元的阻值到高阻态；
第二步、改变忆阻器中存储的值进行第一次写操作，分别在三个忆阻器单元中依次写入B、B和A；
第三步、继续进行写操作从而得到向高位的进位信号值C0；
第四步、通过写操作得到本位和信号S。
在本发明的某些实施例中，通过全局初始化来省略第一步操作。
在本发明的某些实施例中，所述一位全加器的数字控制模块在每次写操作完成之后随之进行一次读操作，将读出的数据与要写入的数据进行比对，如果相同，证明本次写操作成功，可以按序进行下一次写操作，如果不同，会继续进行上次写操作，同时，脉冲宽度将增加一个时钟周期，并依次进行下去，当脉冲宽度已经大到一个设定的值并且写操作仍没有正确写入数据，所述数字控制模块向外提示该单元已经被损坏。
在本发明的某些实施例中，实现一个乘法器需要六个全加操作步骤，前三步全加操作每次都是同时运行三个全加器，后三步全加操作每次运行一个全加器，每次全加操作后都有对应的输出结果项产生。
在本发明的某些实施例中，通过灵敏放大器将忆阻器RRAM读出的电流信号进行转换和放大得到电压信号，其中灵敏放大器的输入端口bl是通过开关阵列连到忆阻器的上电极，在连通灵敏放大器后，忆阻器的下电极被连接到0电平上，通过运放将bl端口上NMOS管的漏端点的电压钳位在一个固定电平上，然后通过镜像电流源的作用将流过忆阻器的电流镜像到另一条通路上，被镜像的电流流经电阻后得到电压，然后对该电压的阈值进行判断和相应的放大，从而得到忆阻器的状态值，为0或者为1。
(三)有益效果
从上述技术方案可以看出，本发明一种基于RRAM的乘法器至少具有以下有益效果其中之一：
(1)本发明通过采用全加器结合华莱士树结构，大大降低了实现步骤以及实现所需单元数；
(2)本发明在实现n-bit乘法器的过程中，通过华莱士算法可以大大加速了中间项的产生，以用于提高整体的运行速度和降低器件的面积。
附图说明
图1为本发明实施例一位全加器的实现逻辑框图。
图2为本发明实施例一位全加器的实现微操作示意图。
图3为本发明实施例写验证操作脉冲图。
图4为基于忆阻器的不同逻辑实现一位全加器的参数对比示意图。
图5为本发明实施例华莱士树实现过程。
图6为本发明实施例灵敏放大器的电路图。
图7为本发明实施例4-bit乘法器的步骤流程图。
图8为本发明实施例乘法器实现过程的状态机图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
在本发明的示例性实施例中，提供了一种基于忆阻器RRAM的乘法器。图1为本发明实施例一位全加器的实现逻辑框图。如图1所示，本发明的基于RRAM的乘法器，利用一位全加器结合华莱士算法实现多位乘法器，其中，一位全加器采用表决器逻辑来实现全加器操作。
将基于与或非的逻辑转换为表决器逻辑，
此外，由式1.1和式1.2中给出了全加器的本位和信号和进位信号与三个输入信号之间的关系，通过将表决器逻辑与原本的加法器关系式相融合，便可以得到利用表决器逻辑来实现加法器逻辑的表达式关系，并对其进行了化简，其具体的实现关系如式1.3和式1.4所示。
其中，Ci、B、A分别为输入信号，S为本位和信号，C0为进位信号，M代表的是一次表决器逻辑，其对应的结果为三个参数两两相与后再相或的结果，R为其对应的忆阻器单元，其中括号内的三个变量依次对应的是上电极信号、原始存储的数据、下电极信号。上式中括号内的变量顺序对运算结果是没有影响的，通过上式可以清晰的发现，三个输入信号相互与或得到的本位和信号S可以通过两步的表决器逻辑来实现，而进位信号Co可以通过一步表决器逻辑来实现，并且这一步操作的结果也正是在求解本位和信号S所需要的一步，因此也能节省在具体实现操作上的步骤。基于该公式，可以得到利用表决器逻辑去实现加法操作的具体框图，如图1所示，其对应的微操作如图2所示。图1左图表示的是利用表决器逻辑所实现的本位和和高位进位值，而右图则是利用忆阻器单元所实现的本位和和高位进位值。其中，R圆圈下面的三条斜线从左至右分别代表的是上电极信号、忆阻器原来存储的值和下电极信号，R圆圈上方的斜线代表的是忆阻器施加电压后的值也即为每次运算操作后的结果值。在第一层，得到的输出信号从左至右依次为M(Ci,B,A),R(Ci,B,A),其中右侧单元输出的信号为进位信号Co，在第二层都得到本位和信号S，该操作与上面的公式1.3和式1.4相对应。在图1中，利用表决器的思想实现一个一位全加器总共需要3个忆阻器单元，在图2中，4个操作步骤即可完成一次一位全加操作。其中第一步是初始化忆阻器单元的阻值到高阻态，为了方便后续的操作，第二步是通过改变忆阻器中存储的值进行第一次写操作，分别在三个忆阻器单元中依次写入B、B和A，第三步是继续进行写操作从而得到向高位的进位信号值Co，第四步是通过写操作得到本位和信号S，其中第四步施加的电压值由第三步操作后R1和R2的阻态决定。此外，可以通过全局初始化来省略第一步操作，从而总共只需要三步操作就可以实现该全加器。
关于一位全加器的数字控制模块，前端设计的代码是利用Verilog语言来实现的，由于RRAM本身经常会发生一次写操作并没有写成功的过程，即一次上下电极施加电压的过程很难保证能正确地完成运算，因此，在设计的时候增加了一个写验证过程，其具体含义为：在每次写操作完成之后都会随之进行一次读操作，这种设计的另一个原因是忆阻器的读速度非常之快，基本不占用仿真和测试周期，将读出的数据与要写入的数据进行比对，如果相同，证明本次写操作成功，可以按序进行下一次写操作，如果不同，会继续进行上次写操作，同时，脉冲宽度将增加一个时钟周期，并依次进行下去，当脉冲宽度已经大到一个设定的值并且写操作仍没有正确写入数据，那么会向外提示该单元已经被损坏。通过这种写验证的手段，我们可以确保数据可以正确的写入到单元中，其写验证过程具体表现为如图3所示。
图4为基于忆阻器的不同逻辑实现一位全加器的参数对比表，如图4所示，利用本发明的表决器逻辑来实现一位全加器，执行步骤最少，所需忆阻器数目最少，没有产生结构变化，一致性要求低。
对于华莱士树结构，为了详细地表示华莱士树算法，现以一个4bit的乘法器为例给出具体的图示，如图5所示，其中具有相同大写字母标识的圆圈代表的是同节拍进行的一次全加器操作，对于4bit乘法器而言，通过6步全加器操作便可以得到整个乘法的运算结果，同时每一步全加操作采用的是上述的一位全加器。华莱士树结构可以通过简单的硬件结构很快将n个加数简化到2个加数，在乘法过程中，华莱士算法大大加速了中间项的产生。其原理是通过并行的方法对每一位都进行全加操作，这样通过一步操作就可以将3个n位数全加变成2个n+1位数据全加，其所消耗的硬件结构为n个全加器。同理类推，我们可以得到，n个全加器能够将m个n位数相加变成2m/3n个n+1位数相加。接下来继续重复上述操作，再通过一步全加操作就可以实现4m/9个数相加，直到最后为2个数全加，从而完成了整个乘法运算。
由于忆阻器每次读出的信号为电流信号，为了能配合系统的正常运行，通过灵敏放大器将电流信号进行转换和放大从而得到所需的电压信号，其中灵敏放大器的电路图如图6所示。其中灵敏放大器的输入端口bl是通过开关阵列连到忆阻器的上电极(bl)，在连通灵敏放大器后，忆阻器的下电极被连接到0电平上，通过运放将bl端口上NMOS管的漏端点的电压钳位在一个固定电平上，在本发明中，选定的固定电平为0.3v，然后通过镜像电流源的作用将流过忆阻器的电流镜像到另一条通路上，被镜像的电流流经电阻后得到电压，然后对该电压的阈值进行判断和相应的放大，从而得到忆阻器的状态值，为0或者为1。
在某些实施例中，根据利用一位全加器结合华莱士算法实现多位乘法器的原理思想，得到其实现过程所对应的状态机图，根据图7可知，实现一个乘法器总共需要6步全加操作，那么根据此，代码在进行设计时也是将这6步全加操作全部包含其中，并且在每次全加完成之后都进行一次读，并把读出的结果保存在寄存器中，部分读出的值按顺序排列后即为最终乘法器操作的结果。其中需要说明的是，前三步全加操作每次都是3个全加单元同时进行全加操作，后三步全加操作每次只有一个全加单元，每次全加操作后都有对应的输出结果项产生。图8给出了实现一个4-bit乘法器的状态流程图，其中增加了forming状态，主要是因为forming操作对于忆阻器而言也是非常重要的，只有当forming状态操作完成或者并没有收到任何要forming的信号后才能进行正常的读写操作。一般而言，对一个忆阻器阵列只会进行一次forming操作。对于该4-bit乘法器而言，首先要进行的是写入被乘数b到合适的单元中，以方便后面去计算中间值，因为前面构造的阵列每行只有9个单元，不够完全存放中间值，因此，写入被乘数b和之后写入乘数a都需要两行共产生了16个部分积，在写入b时，第一行的前4个单元写入b[3]的值，后4个单元写入b[2]的值，同理，在第二行的前四个单元写入b[1]的值，后4个单元写入b[0]的值，当该写入操作完成之后，开始写入乘数a，但这并不是简单的写入操作，而是在其上进行相与，从而得到16个中间项。具体操作如下，对应b[3]、b[2]、b[1]、b[0]的四个忆阻器单元依次在上电极施加的电压为a[3]、a[2]、a[1]、a[0]，在他们的下电极全部接入低电平GND，根据之前分析的表决器逻辑的逻辑关系式，Z`＝P`Q+PZ+`QZ，在这里，P就是所施加的电压a[3]、a[2]、a[1]、a[0]，Q为0，Z为其对应的b[3]、b[2]、b[1]、b[0]，那么在这16个单元中依次得到的值为a[3]&b[3]、a[2]&b[3]、a[1]&b[3]、a[0]&b[3]、a[3]&b[2]、a[2]&b[2]、a[1]&b[2]、a[0]&b[2]、a[3]&b[1]、a[2]&b[1]、a[1]&b[1]、a[0]&b[1]、a[3]&b[0]、a[2]&b[0]、a[1]&b[0]、a[0]&b[0]，该16个部分积，一方面是为了方便后续可以对乘法操作进行检查所备份的数据，另一方面也是后续进行计算的数据来源，其中a[0]&b[0]也即为最终的out_data[0]。当所有的中间值都准确无误的计算完成后，开始进入全加阶段，其全加的步骤也正如图7所示，前后分为6个步骤，前三个步骤每次都是同时运行三个全加器，最后三个步骤每次运行1个全加器即可完成运算，只有当每一步的全加操作完成之后才能进行第二步的全加操作，当所有的全加操作完成之后，flag_add6被置高，中间保存的值被写入到out_data中，整个乘法操作运行结束进入空闲模式。
至此，已经结合附图对本实施例进行了详细描述。依据以上描述，本领域技术人员应当对本发明一种基于RRAM的乘法器有了清楚的认识。
需要说明的是，在附图或说明书正文中，未绘示或描述的实现方式，均为所属技术领域中普通技术人员所知的形式，并未进行详细说明。此外，上述对各元件和方法的定义并不仅限于实施例中提到的各种具体结构、形状或方式，本领域普通技术人员可对其进行简单地更改或替换。
在此提供的算法和显示不与任何特定计算机、虚拟系统或者其它设备固有相关。各种通用系统也可以与基于在此的示教一起使用。根据上面的描述，构造这类系统所要求的结构是显而易见的。此外，本发明也不针对任何特定编程语言。应当明白，可以利用各种编程语言实现在此描述的本发明的内容，并且上面对特定语言所做的描述是为了披露本发明的最佳实施方式。
在此处所提供的说明书中，说明了大量具体细节。然而，能够理解，本发明的实施例可以在没有这些具体细节的情况下实践。在一些实例中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (6)
1.一种基于忆阻器RRAM的乘法器，其特征在于，所述乘法器利用一位全加器结合华莱士算法实现多位乘法器，其中，一位全加器采用表决器逻辑来实现全加器操作，其表达式为：
其中，S表示为本位和信号、C0表示为进位信号，Ci、B、A表示为三个输入信号，M代表的是一次表决器逻辑，其对应的结果为三个参数两两相与后再相或的结果。
2.根据权利要求1所述的乘法器，其特征在于，所述一位全加器需要三个忆阻器单元，其操作步骤如下：
第一步、初始化忆阻器单元的阻值到高阻态；
第二步、改变忆阻器中存储的值进行第一次写操作，分别在三个忆阻器单元中依次写入B、B和A；
第三步、继续进行写操作从而得到向高位的进位信号值C0；
第四步、通过写操作得到本位和信号S。
3.根据权利要求2所述的乘法器，其特征在于，通过全局初始化来省略第一步操作。
4.根据权利要求2所述的乘法器，其特征在于，所述一位全加器的数字控制模块在每次写操作完成之后随之进行一次读操作，将读出的数据与要写入的数据进行比对，如果相同，证明本次写操作成功，可以按序进行下一次写操作，如果不同，会继续进行上次写操作，同时，脉冲宽度将增加一个时钟周期，并依次进行下去，当脉冲宽度已经大到一个设定的值并且写操作仍没有正确写入数据，所述数字控制模块向外提示该单元已经被损坏。
5.根据权利要求2所述的乘法器，其特征在于，实现一个乘法器需要六个全加操作步骤，前三步全加操作每次都是同时运行三个全加器，后三步全加操作每次运行一个全加器，每次全加操作后都有对应的输出结果项产生。
6.根据权利要求5所述的乘法器，其特征在于，通过灵敏放大器将忆阻器RRAM读出的电流信号进行转换和放大得到电压信号，其中灵敏放大器的输入端口bl是通过开关阵列连到忆阻器的上电极，在连通灵敏放大器后，忆阻器的下电极被连接到0电平上，通过运放将bl端口上NMOS管的漏端点的电压钳位在一个固定电平上，然后通过镜像电流源的作用将流过忆阻器的电流镜像到另一条通路上，被镜像的电流流经电阻后得到电压，然后对该电压的阈值进行判断和相应的放大，从而得到忆阻器的状态值，为0或者为1。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20190308 |
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