CN111883192A - 基于9t sram单元在内存实现汉明距离计算的电路及9t sram单元 - Google Patents

基于9t sram单元在内存实现汉明距离计算的电路及9t sram单元 Download PDF

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Abstract

本发明公开了一种基于9T SRAM单元在内存实现汉明距离计算的电路及9T SRAM单元，先将目标二进制数据存储到N行N列内存单元中，再将与之比较的N位二进制数据输入到字线信号WL或位线BL、BLB中，通过脉冲调制信号实现外部数据与存储器内的多列或多行数据的汉明距离计算。由于在该计算过程中所有的存储单元可以同时参与计算，因此有着很高的计算效率，同时可以减少在数据传输过程消耗的能量，并且可以提高计算时数据的吞吐率，不需要将数据读出SRAM从而能大大降低功耗。

Description

基于9T SRAM单元在内存实现汉明距离计算的电路及9T SRAM 单元
技术领域
本发明涉及集成电路的设计领域，尤其涉及一种基于9T SRAM单元在内存实现汉明距离计算的电路及9T SRAM单元。
背景技术
近年来，由于大数据和人工智能等技术的发展，人们对计算机系统中的计算速度和能效的需求不断增加。现如今，几乎所有先进的计算平台是基于冯诺依曼架构。在冯诺依曼结构中，计算模块和存储单元是分离的，CPU在计算时必须频繁地从存储单元中读取数据。由于CPU处理数据的速度远大于其读取内存中数据的速度，造成了所谓的“冯诺依曼瓶颈”。这个瓶颈在机器学习和图像识别计算量大的领域尤为明显，为了克服这些传统的冯诺依曼结构带来的弊端，内存内计算(computing in memory，缩写为CIM)成为解决这个问题的热点，内存内计算不需要把数据传输到处理器中，直接在内存中进行运算，因此大大减少了计算过程中数据存取的能量消耗，同时在计算速度上得到提高。汉明距离表示两个等长字符串在对应位置上不同字符的数目，对于二进制串A和B来说，汉明距离等于A异或B等于1的数目。汉明距离的计算在模式识别和机器学习中有着重要的应用。
基于静态随机存储器的内存内计算用的最多的一个操作就是多行读取。即一次性开启多行存储阵列，再观察位线上的电压降，从而得出相应的逻辑计算结果。传统的6TSRAM和8T SRAM只能实现多列数据的计算，然而存储器的数据是按行存入的，因此给数据的计算带来不便。
发明内容
本发明的目的是提供一种基于9T SRAM单元在内存实现汉明距离计算的电路及9TSRAM单元，不仅能够实现多列数据的计算，也能实现多行数据的计算，因此应用场景更加广泛。
本发明的目的是通过以下技术方案实现的：
一种基于9T SRAM单元在内存中实现汉明距离计算的电路，包括：以9T SRAM单元为基本单元设置的n行n列内存单元；所述9T SRAM单元包括：两个交叉耦合的反相器、四个数据传输管以及一个控制管；四个数据传输管设置于交叉耦合的反相器左右两侧，每一侧设置上下两个；左侧的上下两个数据传输管的一端与反相器中的左侧存储节点连接，另一端接位线BL；右侧的上下两个数据传输管的一端与反相器中的右侧存储节点连接，另一端接位线BLB；左右两侧上方的两个数据传输管均连接字线WL，左右两侧下方的两个数据传输管连接控制管，控制管连接控制线RD与位线SL；
n行n列内存单元中，同一行9T SRAM单元的左右两侧上方的数据传输管均连接同一个字线WL以及控制线，控制管连接同一个位线SL；同一列9T SRAM单元的左侧两个数据传输管连接同一位线BL，右侧两个数据传输管连接同一位线BLB，控制管连接同一个控制线RD；
行列数据的汉明距离计算时，将目标二进制数据存储到n行n列内存单元中，再将与之比较需要计算的n位二进制数据输入至位线BL与位线BLB、或者字线WL，通过控制线RD与位线SL实现汉明距离计算。
一种9T SRAM单元电路，作为前述电路的基本单元，包括：
两个交叉耦合的反相器、四个数据传输管以及一个控制管；四个数据传输管设置于交叉耦合的反相器左右两侧，每一侧设置上下两个；左侧的上下两个数据传输管的一端与反相器中的左侧存储节点连接，另一端接位线BL；右侧的上下两个数据传输管的一端与反相器中的右侧存储节点连接，另一端接位线BLB；左右两侧上方的两个数据传输管均连接字线WL，左右两侧下方的两个数据传输管连接控制管，控制管连接控制线RD与位线SL。
由上述本发明提供的技术方案可以看出，先将目标二进制数据存储到N行N列内存单元中，再将与之比较的N位二进制数据输入到字线信号WL或位线BL、BLB中，通过脉冲调制信号实现外部数据与存储器内的多列或多行数据的汉明距离计算。由于在该计算过程中所有的存储单元可以同时参与计算，因此有着很高的计算效率，同时可以减少在数据传输过程消耗的能量，并且可以提高计算时数据的吞吐率，不需要将数据读出SRAM从而能大大降低功耗。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明实施例提供的一种9T SRAM单元电路结构示意图；
图2为本发明实施例提供的9T SRAM阵列中一行n位单元实现汉明距离计算结构示意图；
图3为本发明实施例提供的9T SRAM阵列中一列n位单元实现汉明距离计算结构示意图；
图4为本发明实施例提供的一行中4位9T SRAM单元做汉明距离计算操作时序图；
图5为本发明实施例提供的一列中4位9T SRAM单元做汉明距离计算操作时序图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
本发明实施例提供一种9T SRAM(9T Static Random Access Memory，九管静态随机存储器)单元、以及基于9T SRAM单元在内存中实现汉明距离计算的电路。
所述9T SRAM单元包括：两个交叉耦合的反相器、四个数据传输管以及一个控制管；四个数据传输管设置于交叉耦合的反相器左右两侧，每一侧设置上下两个；左侧的上下两个数据传输管的一端与反相器中的左侧存储节点连接，另一端接位线BL；右侧的上下两个数据传输管的一端与反相器中的右侧存储节点连接，另一端接位线BLB；左右两侧上方的两个数据传输管均连接字线WL，左右两侧下方的两个数据传输管连接控制管，控制管连接控制线RD与位线SL。
具体如图1所示，所述9T SRAM单元包括：两个PMOS管与七个NMOS管；两个PMOS管分别记为P1与P2，七个NMOS管依次记为P1～P7；
PMOS管P1与NMOS管N3、以及PMOS管P2与NMOS管N4形成两个交叉耦合的反相器；PMOS管P1的源端与PMOS管P2的源端连接VDD；NMOS管N3的源端与NMOS管N4的源端连接GND；PMOS管P1的漏端和NMOS管N3的漏端连接，连接的节点记为存储节点Q，PMOS管P2的漏端和NMOS管N4的漏端连接，连接的节点记为存储节点QB；
NMOS管N1与N5作为左侧数据传输管，NMOS管N1为上方的数据传输管，NMOS管N5为下方的数据传输管，NMOS管N1的源端连接位线BL，栅端连接字线WL，漏端连接存储节点Q；NMOS管N5的源端连接位线BL，栅端连接存储节点Q；
NMOS管N2与N6作为右侧数据传输管，NMOS管N2为上方的数据传输管，NMOS管N6为下方数据传输管，NMOS管N2的源端连接位线BLB，栅端连接字线WL，漏端连接存储节点QB；NMOS管N6源端连接位线BLB，栅端连接存储节点Q；
NMOS管N7作为控制管，NMOS管N7的漏端、NMOS管N5与N6的漏端连接在一起，NMOS管N7的源端与位线SL相连，栅端与控制线RD相连。
本发明实施例中，以9T SRAM单元为基本单元设置了n行n列内存单元，从而在内存中实现汉明距离(Hamming distance，缩写为HD)计算。n行n列内存单元中，同一行9T SRAM单元的左右两侧上方的数据传输管均连接同一个字线WL以及控制线，控制管连接同一个位线SL；同一列9T SRAM单元的左侧两个数据传输管连接同一位线BL，右侧两个数据传输管连接同一位线BLB，控制管连接同一个控制线RD；行列数据的汉明距离计算时，将目标二进制数据存储到n行n列内存单元中，再将与之比较需要计算的n位二进制数据输入至位线BL与位线BLB、或者字线WL，通过控制线RD与位线SL实现汉明距离计算。
为了便于理解行列数据的汉明距离计算原理，下面结合附图做详细介绍。
一、行数据(横向数据)的汉明距离计算。
如图2所示，为n行n列内存单元中一行n个9T SRAM单元所构成的行数据的汉明距离计算结构。主要由n个9T SRAM单元组成，电容C模拟位线SL上面的寄生电容，n个9T SRAM单元的SL端连接位线信号SL，BL0～BLn-1输入需要计算的二进制数据，BLB0～BLBn-1输入需要计算的二进制数据反码，RD0～RDn-1输入脉冲调制信号，WL置为0。电容C上端与位线信号SL相连，下端与GND相连。
计算过程如下：
开始阶段：n个9T SRAM单元中存储了n位目标二进制数据，其中，n位目标二进制数据中的每一位单独存储在一个9T SRAM单元的存储节点Q中，n位目标二进制数据反码中的每一位单独存储在一个9T SRAM单元的存储节点QB中。
预充阶段：通过PMOS管将位线SL预充到VDD，电容C的上端被预充到VDD。
预充阶段后：需要计算的n位二进制数据中的每一位通过相应的位线BL(BL0～BLn-1)输入至一个9T SRAM单元，需要计算的二进制数据反码中的每一位通过相应的位线BLB(BLB0～BLBn-1)输入至一个9T SRAM单元。
放电阶段：将n个9T SRAM单元的控制线RD(RD0～RDn-1)输入一个脉冲信号进行放电，若开始阶段9T SRAM单元存储节点Q存入值为0，预充阶段输入的位线BL的值为1，则位线SL向BLB释放1个ΔV的电荷量，汉明距离等于位线SL释放电荷量ΔV的数目，即汉明距离为1；若开始阶段9T SRAM单元存储节点Q存入值为1，预充阶段输入的位线BL的值为0，则位线SL向BL放1个ΔV的电荷量，汉明距离等于位线SL释放电荷量ΔV的数目，即汉明距离为1；当开始阶段9T SRAM单元存储节点Q存入值为0，预充阶段输入的位线BL的值为0，则SL不放电，汉明距离大小为0；当开始阶段9T SRAM单元存储节点Q存入值为1，预充阶段输入的位线BL的值为1，则SL不放电，汉明距离大小为0。
上述汉明距离计算电路利用位线信号SL放电量实现汉明距计算，在一个周期内完成对汉明距离大小计算，提高了运算效率和能效，减少传输过程能量的消耗。
二、列数据(纵向数据)的汉明距离计算。
如图3所示，为n行n列内存单元中一列n个9T SRAM单元所构成的列数据的汉明距离计算结构。主要由n个9T单元组成，n个9T单元的BL端接位线信号BL，BLB端接位线信号BLB，需要被计算的一列二进制数据被输入到WL上，控制信号线RD要被置为0。n个9T SRAM单元所连接的位线BL与BLB同一端的各自连接一个晶体管，两个晶体管的栅端接预置信号PRE；电容C1的上端接位线BL的另一端，下端接GND，电容C4的上端接位线BLB的另一端，下端接GND；电容C2上端通过一个开关SW1与位线BL相连；电容C2的下端通过开关SW3、SW4分别与VDD、电容C3的上端相连，同时电容C3的上端也通过一个开关SW2与位线BLB相连，电容C3的下端连接到VDD。
在开始阶段，控制线RD置为0，开关SW1、SW2与SW3闭合，SW4断开；n个9T SRAM单元中存储了n位目标二进制数据，其中，n位目标二进制数据中的每一位单独存储在一个9TSRAM单元的存储节点Q(Q0～Qn-1)中，n位目标二进制数据反码中的每一位单独存储在一个9T SRAM单元的存储节点QB(QB0～QBn-1)中。
然后开始第一个周期的操作，首先将预置信号PRE置为0，位线信号BL和BLB都被预充到VDD，电容C2和电容C3的上端也被预充到VDD；需要计算的n位二进制数据中的每一位通过相应的字线WL输入至一个9T SRAM单元，若输入字线WL的值为1，存储节点Q存入值为0时，位线BL释放1个ΔV的电荷量，其它信号的逻辑组合位线BL不放电，然后断开开关SW1把位线BL放电后的电压信号存储在电容C2；
之后开始第二个周期的操作，再次将预置信号PRE置为0，位线信号BL和BLB都被预充到VDD，电容C3的上端也被预充到VDD；需要计算的n位二进制数据反码中的每一位通过相应的字线WL输入至一个9T SRAM单元，若输入字线WL的值为1，存储节点Q存入值为1时，存储节点QB存入值为0，位线BLB释放1个ΔV的电荷量，其它信号的逻辑组合，位线BLB不会放电，然后将开关SW2断开将BLB上的电压保存在电容C3上；最后将开关SW3断开，开关SW4闭合，从而根据释放的电荷量ΔV的数目，得到汉明距离大小。
上述汉明距离计算电路利用位线信号BL和BLB放电量之和实现汉明距计算。
本发明实例所提供基于9T SRAM单元在内存中实现汉明距离计算的电路与传统的冯诺依曼架构在内存中进行存储在处理器中进行计算模式相比，可以减少数据传输过程中能量的消耗，同时可以提高运算的速度和效率，与传统的6T SRAM和8T SRAM结构相比，提出的9T SRAM单元不仅可以进行多行读取，也可以进行多列读取。因此该结构可以实现双向的汉明距离计算。
为了更加清晰地展现出本发明所提供的技术方案及所产生的技术效果，取一行中4位9T单元和一列中4位9T单元进行仿真验证汉明距离计算的详细过程，下面结合图4和图5，介绍本发明实施例所提供4位9T单元汉明距离计算过程仿真验证过程：
如图4所示展示了行数据汉明距离计算的过程：对于完成4位二进制目标数据(0011)和与之比较4位二进制数据(1010)汉明距离计算，首先，4位9T SRAM单元内写入4位二进制数，存储节点Q0～Q3写入4位二进制0011，存储节点QB0～QB3写入4位二进制1100，4位二进制目标数据存储完毕后；预充阶段开始工作，位线信号SL预充到VDD，电容C模拟位线SL上的寄生电容，电容C上端预充到VDD；在预充阶段结束后，与目标数据比较的4位二进制数(1010)存入到位线信号中，比较数据4位二进制数(1010)输入位线信号BL0～BL3，位线信号BLB0～BLB3输入比较数据的反码(0101)，然后将RD0～RD3置为高电平进行放电。最后SL上的电压会下降2ΔV，得出汉明距离为2。
如图5所示展示了纵向数据汉明距离计算的过程：如图3所示展示了横向数据汉明距离计算的过程：对于完成4位二进制目标数据(0011)和与之比较4位二进制数据(1010)汉明距离计算，首先，4位9T单元内写入4位二进制数，存储节点Q0～Q3写入4位二进制0011，存储节点QB0～QB3写入4位二进制1100，4位二进制目标数据存储完毕后；第一个周期的运算开始，先将SW1、SW2、SW3闭合，SW4断开，PRE置为“0”对BL预充电至VDD，同时电容C2的上端也被预充到VDD，然后将与存储数据比较的二进制数据“1010”输入到WL，只有当WL＝1，Q＝0时，BL才会放电，因此BL释放一个ΔV的电压，并将得到的电压储存在电容C2上，断开SW1，第一个周期结束。第二个周期，再次将PRE置为“0”对BLB预充电至VDD，然后将与存储数据比较的二进制数据“1010”的反码“0101”输入到WL，只有当WL＝1，QB＝0时，BLB才会放电，因此BLB上释放一个ΔV的电压，SW2断开将BL上的电压储存在C3上，然后断开SW3，闭合SW4，将C2、C3上的放电量累加到C2上得到最终的结果为Output上下降了2ΔV，得出汉明距离为2。
综上所述，本发明提供电路结构简单，采用9T SRAM单元作为基本单元，在一个周期内可以计算出横向数据汉明距离的值，在两个周期内可以计算出纵向数据汉明距离的值，从而提高了数据运算的效率，极大的减少了能量的消耗。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (6)

1.一种基于9T SRAM单元在内存中实现汉明距离计算的电路，其特征在于，包括：以9TSRAM单元为基本单元设置的n行n列内存单元；所述9T SRAM单元包括：两个交叉耦合的反相器、四个数据传输管以及一个控制管；四个数据传输管设置于交叉耦合的反相器左右两侧，每一侧设置上下两个；左侧的上下两个数据传输管的一端与反相器中的左侧存储节点连接，另一端接位线BL；右侧的上下两个数据传输管的一端与反相器中的右侧存储节点连接，另一端接位线BLB；左右两侧上方的两个数据传输管均连接字线WL，左右两侧下方的两个数据传输管连接控制管，控制管连接控制线RD与位线SL；
n行n列内存单元中，同一行9T SRAM单元的左右两侧上方的数据传输管均连接同一个字线WL以及控制线，控制管连接同一个位线SL；同一列9T SRAM单元的左侧两个数据传输管连接同一位线BL，右侧两个数据传输管连接同一位线BLB，控制管连接同一个控制线RD；
行列数据的汉明距离计算时，将目标二进制数据存储到n行n列内存单元中，再将与之比较需要计算的n位二进制数据输入至位线BL与位线BLB、或者字线WL，通过控制线RD与位线SL实现汉明距离计算。
2.根据权利要求1所述的一种基于9T SRAM单元在内存中实现汉明距离计算的电路，其特征在于，所述9T SRAM单元包括：两个PMOS管与七个NMOS管；两个PMOS管分别记为P1与P2，七个NMOS管依次记为P1～P7；
PMOS管P1与NMOS管N3、以及PMOS管P2与NMOS管N4形成两个交叉耦合的反相器；PMOS管P1的源端与PMOS管P2的源端连接VDD；NMOS管N3的源端与NMOS管N4的源端连接GND；PMOS管P1的漏端和NMOS管N3的漏端连接，连接的节点记为存储节点Q，PMOS管P2的漏端和NMOS管N4的漏端连接，连接的节点记为存储节点QB；
NMOS管N1与N5作为左侧数据传输管，NMOS管N1为上方的数据传输管，NMOS管N5为下方的数据传输管，NMOS管N1的源端连接位线BL，栅端连接字线WL，漏端连接存储节点Q；NMOS管N5的源端连接位线BL，栅端连接存储节点Q；
NMOS管N2与N6作为右侧数据传输管，NMOS管N2为上方的数据传输管，NMOS管N6为下方数据传输管，NMOS管N2的源端连接位线BLB，栅端连接字线WL，漏端连接存储节点QB；NMOS管N6源端连接位线BLB，栅端连接存储节点Q；
NMOS管N7作为控制管，NMOS管N7的漏端、NMOS管N5与N6的漏端连接在一起，NMOS管N7的源端与位线SL相连，栅端与控制线RD相连。
3.根据权利要求1或2所述的一种基于9T SRAM单元在内存中实现汉明距离计算的电路，其特征在于，行数据的汉明距离计算方式包括：
开始阶段：n个9T SRAM单元中存储了n位目标二进制数据，其中，n位目标二进制数据中的每一位单独存储在一个9T SRAM单元的存储节点Q中，n位目标二进制数据反码中的每一位单独存储在一个9T SRAM单元的存储节点QB中；
预充阶段：位线SL一段连接PMOS管，另一端经电容C接GND；通过PMOS管将位线SL预充到VDD；
预充阶段后：需要计算的n位二进制数据中的每一位通过相应的位线BL输入至一个9TSRAM单元，需要计算的二进制数据反码中的每一位通过相应的位线BLB输入至一个9TSRAM单元；
放电阶段：将n个9T SRAM单元各自连接的控制线RD输入一个脉冲信号进行放电，若开始阶段9T SRAM单元存储节点Q存入值为0，预充阶段输入的位线BL的值为1，则位线SL向BLB释放1个ΔV的电荷量，汉明距离等于位线SL释放电荷量ΔV的数目，即汉明距离为1；若开始阶段9T SRAM单元存储节点Q存入值为1，预充阶段输入的位线BL的值为0，则位线SL向BL放1个ΔV的电荷量，汉明距离等于位线SL释放电荷量ΔV的数目，即汉明距离为1；当开始阶段9T SRAM单元存储节点Q存入值为0，预充阶段输入的位线BL的值为0，则SL不放电，汉明距离大小为0；当开始阶段9T SRAM单元存储节点Q存入值为1，预充阶段输入的位线BL的值为1，则SL不放电，汉明距离大小为0。
4.根据权利要求1或2所述的一种基于9T SRAM单元在内存中实现汉明距离计算的电路，其特征在于，列数据的汉明距离计算方式包括：
每一列中，n个9T SRAM单元所连接的位线BL与BLB同一端的各自连接一个晶体管，两个晶体管的栅端接预置信号PRE；电容C1的上端接位线BL的另一端，下端接GND，电容C4的上端接位线BLB的另一端，下端接GND；电容C2上端通过一个开关SW1与位线BL相连；电容C2的下端通过开关SW3、SW4分别与VDD、电容C3的上端相连，同时电容C3的上端也通过一个开关SW2与位线BLB相连，电容C3的下端连接到VDD；
在开始阶段，控制线RD置为0，开关SW1、SW2与SW3闭合，SW4断开；n个9TSRAM单元中存储了n位目标二进制数据，其中，n位目标二进制数据中的每一位单独存储在一个9T SRAM单元的存储节点Q中，n位目标二进制数据反码中的每一位单独存储在一个9T SRAM单元的存储节点QB中；
然后开始第一个周期的操作，首先将预置信号PRE置为0，位线信号BL和BLB都被预充到VDD，电容C2和电容C3的上端也被预充到VDD；需要计算的n位二进制数据中的每一位通过相应的字线WL输入至一个9T SRAM单元，若输入字线WL的值为1，存储节点Q存入值为0时，位线BL释放1个ΔV的电荷量，其它信号的逻辑组合位线BL不放电，然后断开开关SW1把位线BL放电后的电压信号存储在电容C2；
之后开始第二个周期的操作，再次将预置信号PRE置为0，位线信号BL和BLB都被预充到VDD，电容C3的上端也被预充到VDD；需要计算的n位二进制数据反码中的每一位通过相应的字线WL输入至一个9T SRAM单元，若输入字线WL的值为1，存储节点Q存入值为1时，存储节点QB存入值为0，位线BLB释放1个ΔV的电荷量，其它信号的逻辑组合，位线BLB不会放电，然后将开关SW2断开将BLB上的电压保存在电容C3上；最后将开关SW3断开，开关SW4闭合，从而根据释放的电荷量ΔV的数目，得到汉明距离大小。
5.一种9T SRAM单元电路，其特征在于，作为权利要求1-4任一项所述电路的基本单元，包括：
两个交叉耦合的反相器、四个数据传输管以及一个控制管；四个数据传输管设置于交叉耦合的反相器左右两侧，每一侧设置上下两个；左侧的上下两个数据传输管的一端与反相器中的左侧存储节点连接，另一端接位线BL；右侧的上下两个数据传输管的一端与反相器中的右侧存储节点连接，另一端接位线BLB；左右两侧上方的两个数据传输管均连接字线WL，左右两侧下方的两个数据传输管连接控制管，控制管连接控制线RD与位线SL。
6.根据权利要求5所述的一种9T SRAM单元电路，其特征在于，9T SRAM单元包括：两个PMOS管与七个NMOS管；两个PMOS管分别记为P1与P2，七个NMOS管依次记为P1～P7；
PMOS管P1与NMOS管N3、以及PMOS管P2与NMOS管N4形成两个交叉耦合的反相器；PMOS管P1的源端与PMOS管P2的源端连接VDD；NMOS管N3的源端与NMOS管N4的源端连接GND；PMOS管P1的漏端和NMOS管N3的漏端连接，连接的节点记为存储节点Q，PMOS管P2的漏端和NMOS管N4的漏端连接，连接的节点记为存储节点QB；
NMOS管N1与N5作为左侧数据传输管，NMOS管N1为上方的数据传输管，NMOS管N5为下方的数据传输管，NMOS管N1的源端连接位线BL，栅端连接字线WL，漏端连接存储节点Q；NMOS管N5的源端连接位线BL，栅端连接存储节点Q；
NMOS管N2与N6作为右侧数据传输管，NMOS管N2为上方的数据传输管，NMOS管N6为下方数据传输管，NMOS管N2的源端连接位线BLB，栅端连接字线WL，漏端连接存储节点QB；NMOS管N6源端连接位线BLB，栅端连接存储节点Q；
NMOS管N7作为控制管，NMOS管N7的漏端、NMOS管N5与N6的漏端连接在一起，NMOS管N7的源端与位线SL相连，栅端与控制线RD相连。
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