CN111816231A - 一种双-6t sram结构的存内计算装置 - Google Patents

一种双-6t sram结构的存内计算装置 Download PDF

Info

Publication number
CN111816231A
CN111816231A CN202010748938.7A CN202010748938A CN111816231A CN 111816231 A CN111816231 A CN 111816231A CN 202010748938 A CN202010748938 A CN 202010748938A CN 111816231 A CN111816231 A CN 111816231A
Authority
CN
China
Prior art keywords
sram
bit line
data
array
bit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010748938.7A
Other languages
English (en)
Other versions
CN111816231B (zh
Inventor
乔树山
陶皓
尚德龙
周玉梅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanjing Institute Of Intelligent Technology Institute Of Microelectronics Chinese Academy Of Sciences
Original Assignee
Nanjing Institute Of Intelligent Technology Institute Of Microelectronics Chinese Academy Of Sciences
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanjing Institute Of Intelligent Technology Institute Of Microelectronics Chinese Academy Of Sciences filed Critical Nanjing Institute Of Intelligent Technology Institute Of Microelectronics Chinese Academy Of Sciences
Priority to CN202010748938.7A priority Critical patent/CN111816231B/zh
Publication of CN111816231A publication Critical patent/CN111816231A/zh
Application granted granted Critical
Publication of CN111816231B publication Critical patent/CN111816231B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

本发明涉及一种双‑6T SRAM结构的存内计算装置。该装置包括：奇偶双通道阵列、T6T SRAM单元阵列、全局‑局部参考电压产生模块、两位补码处理模块和输出组合器，奇偶双通道阵列用于将输入数据分别利用奇数通道和偶数通道输入至T6T SRAM单元阵列，T6T SRAM单元阵列用于将输入数据进行存储和计算；T6T SRAM单元阵列与全局‑局部参考电压产生模块连接，全局‑局部参考电压产生模块与两位补码处理模块连接，两位补码处理模块用于将T6T SRAM单元阵列计算后的数据进行补码操作，输出组合器和两位补码处理模块连接，输出组合器用于将补码操作后的数据进行累加结合，得到最终的输出数据。本发明能够减少中间数据的产生，降低功耗。

Description

一种双-6T SRAM结构的存内计算装置
技术领域
本发明涉及计算机内存领域，特别是涉及一种双-6T SRAM结构的存内计算装置。
背景技术
深度神经网络在人工智能等领域的应用取得了突破性的进展，能量消耗和延迟主要是输入，权重值等在存储器和运算单元之间移动产生的，而低功耗是对DNN处理器至关重要的。
传统内存中的CIM(存内计算)模式采用逐行访问原始数据的行为，生成的中间数据量过大，容易产生错误，而且逐行访问的行为也会大大提高能耗，这和日渐提高的低功耗需要不符。传统的内存中还存在面积和功耗的问题，面积较大，功耗较高，这不符合现在的需求。
发明内容
本发明的目的是提供一种双-6T SRAM结构的存内计算装置，能够减少中间数据的产生，降低功耗。
为实现上述目的，本发明提供了如下方案：
一种双-6T SRAM结构的存内计算装置，包括：奇偶双通道阵列、T6T SRAM单元阵列、全局-局部参考电压产生模块、两位补码处理模块和输出组合器，所述奇偶双通道阵列用于将输入数据分别利用奇数通道和偶数通道输入至所述T6T SRAM单元阵列，所述T6TSRAM单元阵列用于将所述输入数据进行存储和计算；所述T6T SRAM单元阵列与所述全局-局部参考电压产生模块连接，所述全局-局部参考电压产生模块与所述两位补码处理模块连接，所述两位补码处理模块用于将所述T6T SRAM单元阵列计算后的数据进行模数转换操作，所述输出组合器和所述两位补码处理模块连接，所述输出组合器用于将模数转换操作后的数据进行累加结合，得到最终的输出数据。
可选地，所述T6T SRAM单元阵列包括多个T6T SRAM单元，所述T6T SRAM单元包括一个M6T SRAM结构和一个L6T SRAM结构，各所述6T SRAM结构均包括4个PMOS晶体管、2个NMOS晶体管、2条位线和1条字线，其中，2个PMOS晶体管作为上拉器件，2个NMOS晶体管作为传输管。
可选地，所述T6T SRAM结构的工作方式分为读写两种，读操作时，位线BL1和位线BL2预放电到0，字线WL预充电到高电平后，使得数据通过所述位线BL1或所述位线BL2其中一个进行放电，依靠两者的电压差实现输出数据；写操作时，所述字线WL预充电到高电平，对所述位线BL1和所述位线BL2进行充电或者放电操作，使得两者一个为高电平一个为低电平，通过所述上拉器件管实现数据的写入操作。
可选地，两个相邻的所述T6T SRAM单元之间通过信号读位线、奇数读位线和偶数读位线连接。
可选地，所述T6T SRAM单元阵列中的偶数行T6T单元连接偶数读位线，所述T6TSRAM单元阵列中的奇数行连接奇数读位线。
可选地，当所述输入数据通过奇偶双通道阵列后，所述6T SRAM结构的读位线同时激活使得所述输入数据被映射到所述T6T SRAM单元阵列中；部分乘累加结果在信号读位线、奇数读位线和偶数读位线上分别处理；三种读位线上处理后的部分乘累加结果输出后被输出组合器和两位的补码处理单元组合，输出的结果被IO访问使用。
可选地，所述两位补码处理模块包括模数转化器。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
1、本发明中的T6T SRAM单元阵列采用的双6T结构的SRAM，和传统的8T结构相比，减少了两个NMOS管组件，这两个组件占用了很大的面积，相比于传统的8T结构而言，存储单元面积减小了20％，同时具有较好的稳定性和读写速度。
2、和传统的8T结构相比，使用PMOS管M5和M6取代级联的两个NMOS管，组成了读端口。PMOS管具有较小的漏电流，能够对读端口漏电流起到更好的抑制作用，也对低功耗有作用。
3、本发明中的奇偶双通道(EODC)阵列结构使用的奇偶双通道，避免了传统的逐行访问的步骤，减少了单元数量，减少中间数据量的产生，使得计算的速度相对较快，保持了信号裕度的同时也能降低功耗。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明双-6T SRAM结构的存内计算装置结构示意图；
图2为本发明6T SRAM结构示意图；
图3为本发明两个相邻的T6T SRAM单元连接图；
图4为本发明奇偶双通道阵列结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种双-6T SRAM结构的存内计算装置，能够减少中间数据的产生，降低功耗。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
本发明设计了一款双-6T SRAM结构的存内计算装置，改变了传统的计算操作。本发明通过奇偶双通道模块，实现同时激活多个行在每个列中执行乘累加操作，减少中间数据的产生，降低功耗。使用的6T结构和传统相比降低了面积，减小了功耗，具有鲜明的效果。
如图1所示，一种双-6T SRAM结构的存内计算装置，包括：奇偶双通道阵列(EODC)1、T6T SRAM单元阵列2、全局-局部参考电压产生模块(CGLRVG)3、两位补码处理模块(C2PUs)4和输出组合器(OCs)5，所述奇偶双通道阵列1用于将输入数据分别利用奇数通道和偶数通道输入至所述T6T SRAM单元阵列2，所述T6T SRAM单元阵列2用于将所述输入数据进行存储和计算；所述T6T SRAM单元阵列2与所述全局-局部参考电压产生模块3连接，所述全局-局部参考电压产生模块3与所述两位补码处理模块4连接，所述两位补码处理模块4用于将所述T6T SRAM单元阵列2计算后的数据进行补码操作，所述输出组合器5和所述两位补码处理模块4连接，所述输出组合器5用于将补码操作后的数据进行累加结合，得到最终的输出数据。
全局-局部参考电压产生模块3用于产生不同的CIM(存内计算，CIM计算针对不同的位数等要求，都要考虑CIM配置需要不同的参考电压)配置需要的参考电压，产生的电压主要输入T6T SRAM单元阵列2中，控制数据存储的进行，也可产生全局参考电压用于两位补码处理模块4。两位补码处理模块4使用模数转化结构(简称ADC)，检测输入结果，生成顺序输出。输出组合器5把输入的乘累加结果(简称macv)进行结合，生成最终的计算结果。
所述T6T SRAM单元阵列2包括多个T6T SRAM单元，所述T6T SRAM单元包括一个M6TSRAM结构(最有效的6T)和一个L6T SRAM结构(最有效的6T)，M6T结构中的输出端M9和M10的晶体管的宽度是L6T结构的两倍，而图1中的6T结构采用的晶体管都是普通的晶体管。T6T结构如图3所示，由一个M6T SRAM结构和一个L6T SRAM结构组成，各所述6T SRAM结构均包括4个PMOS晶体管、2个NMOS晶体管、2条位线和1条字线，其中，2个PMOS晶体管作为上拉器件，2个NMOS晶体管作为传输管。
所述T6T SRAM结构的工作方式分为读写两种，读操作时，位线BL1和位线BL2预放电到0，字线WL预充电到高电平后，使得数据通过所述位线BL1或所述位线BL2其中一个进行放电，依靠两者的电压差实现输出数据；写操作时，所述字线WL预充电到高电平，对所述位线BL1和所述位线BL2进行充电或者放电操作，使得两者一个为高电平一个为低电平，通过所述上拉器件管实现数据的写入操作。两个相邻的所述T6T SRAM单元之间通过信号读位线、奇数读位线和偶数读位线连接，如图3所示。所述T6T SRAM单元阵列2中的偶数行T6T单元连接偶数读位线，所述T6T SRAM单元阵列2中的奇数行连接奇数读位线。当所述输入数据通过奇偶双通道阵列1后，所述6T SRAM结构的读位线同时激活使得所述输入数据被映射到所述T6T SRAM单元阵列2中；pmacv(部分乘累加结果)在信号读位线、奇数读位线和偶数读位线上分别处理；三种读位线上的pmacv输出后被输出组合器和两位的补码处理单元组合，输出的结果被IO(输入输出接口)访问使用。
6T SRAM结构具体的电路结构如图2所示，相较于传统的8T SRAM结构而言，减少了两个下拉器件，只使用了两个PMOS作为上拉器件，同时还使用两个NMOS器件作为传输管来使用，降低了结构的面积消耗，具有较好的工作稳定性和工作速度。具体的工作方式分为读写两种，读操作时，位线BL1和位线BL2预放电到0，字线WL预充电到高电平后，使得数据通过BL1或BL2其中一个进行放电，依靠两者的电压差实现输出数据。写操作时，字线(WL)预充电到高电平，然后对BL1和BL2进行充电或者放电操作，使得两者一个为高电平一个为低电平，通过M3，M4管实现数据的写入操作。
具体的工作包含了两个模式，内存模式和存内计算模式。内存模式就是普通的数据读写操作，通过对这个6T结构进行权重的存储，通过普通的读写外设电路使得WL激活。存内计算模式分为几个步骤：1、单通道模式或双通道模式，读位线同时激活使得输入被映射到T6T阵列中；2、pmacv在信号读位线(RBLS)、奇数读位线(RBLO)和偶数读位线(RBLE)上分别处理；3、读位线上的pmacv输出后被输出组合器5和两位的补码处理单元组合。
奇偶双通道(EODC)阵列结构的工作模式采用的奇偶双通道方案，具体的结构如图4所示，列中的偶数行T6T单元连接RBLE，列中的奇数行连接RBLO，相比于传统的T8T结构而言，降低了RBL的单元数以及寄生电容。存在两种工作模式，单通道和双通道模式，单通道模式下，RBLE或者RBLO被激活后，pmacv由RBLS和RBLE或RBLO生成。双通道模式下就是RBLE、RBLO同时激活，RBLE、RBLO、RBLS并行进行MAC(乘累加)操作，两个macv结果累加。
本发明基于传统的8T结构的SRAM设计进行改进，利用两个PMOS结构代替了传统的两个反相器结构，降低了面积。本发明还将8T结构中NMOS形成的读端口改为PMOS形成的读端口，对读路径的漏电流起到了有效的抑制作用，降低了静态功耗。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的装置及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (7)

1.一种双-6T SRAM结构的存内计算装置，其特征在于，包括：奇偶双通道阵列、T6TSRAM单元阵列、全局-局部参考电压产生模块、两位补码处理模块和输出组合器，所述奇偶双通道阵列用于将输入数据分别利用奇数通道和偶数通道输入至所述T6T SRAM单元阵列，所述T6T SRAM单元阵列用于将所述输入数据进行存储和计算；所述T6T SRAM单元阵列与所述全局-局部参考电压产生模块连接，所述全局-局部参考电压产生模块与所述两位补码处理模块连接，所述两位补码处理模块用于将所述T6T SRAM单元阵列计算后的数据进行补码操作，所述输出组合器和所述两位补码处理模块连接，所述输出组合器用于将补码操作后的数据进行累加结合，得到最终的输出数据。
2.根据权利要求1所述的双-6T SRAM结构的存内计算装置，其特征在于，所述T6T SRAM单元阵列包括多个T6T SRAM单元，所述T6T SRAM单元包括一个M6T SRAM结构和一个L6TSRAM结构，各所述6T SRAM结构均包括4个PMOS晶体管、2个NMOS晶体管、2条位线和1条字线，其中，2个PMOS晶体管作为上拉器件，2个NMOS晶体管作为传输管。
3.根据权利要求2所述的双-6T SRAM结构的存内计算装置，其特征在于，所述T6T SRAM结构的工作方式分为读写两种，读操作时，位线BL1和位线BL2预放电到0，字线WL预充电到高电平后，使得数据通过所述位线BL1或所述位线BL2其中一个进行放电，依靠两者的电压差实现输出数据；写操作时，所述字线WL预充电到高电平，对所述位线BL1和所述位线BL2进行充电或者放电操作，使得两者一个为高电平一个为低电平，通过所述上拉器件管实现数据的写入操作。
4.根据权利要求2所述的双-6T SRAM结构的存内计算装置，其特征在于，两个相邻的所述T6T SRAM单元之间通过信号读位线、奇数读位线和偶数读位线连接。
5.根据权利要求1所述的双-6T SRAM结构的存内计算装置，其特征在于，所述T6T SRAM单元阵列中的偶数行T6T单元连接偶数读位线，所述T6T SRAM单元阵列中的奇数行连接奇数读位线。
6.根据权利要求1所述的双-6T SRAM结构的存内计算装置，其特征在于，当所述输入数据通过奇偶双通道阵列后，所述6T SRAM结构的读位线同时激活使得所述输入数据被映射到所述T6T SRAM单元阵列中；部分乘累加结果在信号读位线、奇数读位线和偶数读位线上分别处理；三种读位线上处理后的部分乘累加结果输出后被输出组合器和两位的补码处理单元组合，输出的结果被IO访问使用。
7.根据权利要求1所述的双-6T SRAM结构的存内计算装置，其特征在于，所述两位补码处理模块包括模数转化器。
CN202010748938.7A 2020-07-30 2020-07-30 一种双-6t sram结构的存内计算装置 Active CN111816231B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010748938.7A CN111816231B (zh) 2020-07-30 2020-07-30 一种双-6t sram结构的存内计算装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010748938.7A CN111816231B (zh) 2020-07-30 2020-07-30 一种双-6t sram结构的存内计算装置

Publications (2)

Publication Number Publication Date
CN111816231A true CN111816231A (zh) 2020-10-23
CN111816231B CN111816231B (zh) 2023-08-11

Family

ID=72863335

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010748938.7A Active CN111816231B (zh) 2020-07-30 2020-07-30 一种双-6t sram结构的存内计算装置

Country Status (1)

Country Link
CN (1) CN111816231B (zh)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112133348A (zh) * 2020-11-26 2020-12-25 中科院微电子研究所南京智能技术研究院 一种基于6t单元的存储单元、存储阵列和存内计算装置
CN112232501A (zh) * 2020-12-11 2021-01-15 中科院微电子研究所南京智能技术研究院 一种存内计算装置
CN112767985A (zh) * 2021-01-15 2021-05-07 上海新氦类脑智能科技有限公司 基于sram实现存储及模拟计算的电路及存储及模拟计算系统
CN113255904A (zh) * 2021-06-22 2021-08-13 中科院微电子研究所南京智能技术研究院 电压裕度增强型电容耦合存算一体单元、子阵列及装置
CN113593622A (zh) * 2021-05-21 2021-11-02 清华大学 存内计算装置及运算装置
CN114093394A (zh) * 2021-10-29 2022-02-25 北京大学 一种可转置存内计算电路及其实现方法
CN114530176A (zh) * 2022-04-25 2022-05-24 中科南京智能技术研究院 一种分布式位线补偿数模混合存内计算阵列
CN114882921A (zh) * 2022-07-08 2022-08-09 中科南京智能技术研究院 一种多比特计算装置
CN115083473A (zh) * 2022-07-25 2022-09-20 中科南京智能技术研究院 一种三值化存内计算单元
WO2024082377A1 (zh) * 2022-10-20 2024-04-25 上海科技大学 一种始终线性放电和减少数字步骤的d6t存内计算加速器
CN118248193A (zh) * 2024-05-27 2024-06-25 安徽大学 基于参考电路动态匹配的高可靠性存内计算电路、芯片

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1117686A (zh) * 1994-01-05 1996-02-28 三星电子株式会社 具有用于被埋入tv信号的数字信号的∑-δ模拟/数字转换的接收机
CN102667742A (zh) * 2009-09-30 2012-09-12 微软公司 用于软件定义无线电平台的无线电控制板
CN103544984A (zh) * 2012-07-11 2014-01-29 三星电子株式会社 磁性随机存取存储器
CN103579191A (zh) * 2012-07-20 2014-02-12 无锡华润上华半导体有限公司 用于测试六管sram的漏电流的半导体测试结构
CN105892469A (zh) * 2016-06-14 2016-08-24 苏州迈奇杰智能技术有限公司 一种基于多存储器可见光机器人控制管理系统
CN107090116A (zh) * 2017-06-16 2017-08-25 安徽滁州德威新材料有限公司 一种耐高温强度高的硅烷交联聚乙烯电缆料及其制作方法
US20190057036A1 (en) * 2018-10-15 2019-02-21 Amrita MATHURIYA Programmable interface to in-memory cache processor
CN110058839A (zh) * 2019-03-21 2019-07-26 安徽大学 一种基于静态随机存储器内存内减法的电路结构
CN110633069A (zh) * 2019-09-06 2019-12-31 安徽大学 一种基于静态随机存储器的乘法电路结构

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1117686A (zh) * 1994-01-05 1996-02-28 三星电子株式会社 具有用于被埋入tv信号的数字信号的∑-δ模拟/数字转换的接收机
CN102667742A (zh) * 2009-09-30 2012-09-12 微软公司 用于软件定义无线电平台的无线电控制板
CN103544984A (zh) * 2012-07-11 2014-01-29 三星电子株式会社 磁性随机存取存储器
CN103579191A (zh) * 2012-07-20 2014-02-12 无锡华润上华半导体有限公司 用于测试六管sram的漏电流的半导体测试结构
CN105892469A (zh) * 2016-06-14 2016-08-24 苏州迈奇杰智能技术有限公司 一种基于多存储器可见光机器人控制管理系统
CN107090116A (zh) * 2017-06-16 2017-08-25 安徽滁州德威新材料有限公司 一种耐高温强度高的硅烷交联聚乙烯电缆料及其制作方法
US20190057036A1 (en) * 2018-10-15 2019-02-21 Amrita MATHURIYA Programmable interface to in-memory cache processor
CN110058839A (zh) * 2019-03-21 2019-07-26 安徽大学 一种基于静态随机存储器内存内减法的电路结构
CN110633069A (zh) * 2019-09-06 2019-12-31 安徽大学 一种基于静态随机存储器的乘法电路结构

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
DONG B: "Nano-optomechanical static random access memory (SRAM)", 《2015 28TH IEEE INTERNATIONAL CONFERENCE ON MICRO ELECTRO MECHANICAL SYSTEMS (MEMS)》, pages 49 - 52 *
IELMINI D: "In-memory computing with resistive switching devices", 《NATURE ELECTRONICS》, pages 333 - 343 *
张锋: "一种新的基于SRAM的快速综合技术", 《固体电子学研究与进展》, no. 02, pages 255 - 259 *

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112133348A (zh) * 2020-11-26 2020-12-25 中科院微电子研究所南京智能技术研究院 一种基于6t单元的存储单元、存储阵列和存内计算装置
CN112133348B (zh) * 2020-11-26 2021-02-12 中科院微电子研究所南京智能技术研究院 一种基于6t单元的存储单元、存储阵列和存内计算装置
CN112232501A (zh) * 2020-12-11 2021-01-15 中科院微电子研究所南京智能技术研究院 一种存内计算装置
CN112767985A (zh) * 2021-01-15 2021-05-07 上海新氦类脑智能科技有限公司 基于sram实现存储及模拟计算的电路及存储及模拟计算系统
CN113593622A (zh) * 2021-05-21 2021-11-02 清华大学 存内计算装置及运算装置
CN113255904A (zh) * 2021-06-22 2021-08-13 中科院微电子研究所南京智能技术研究院 电压裕度增强型电容耦合存算一体单元、子阵列及装置
CN114093394A (zh) * 2021-10-29 2022-02-25 北京大学 一种可转置存内计算电路及其实现方法
CN114093394B (zh) * 2021-10-29 2024-05-24 北京大学 一种可转置存内计算电路及其实现方法
CN114530176A (zh) * 2022-04-25 2022-05-24 中科南京智能技术研究院 一种分布式位线补偿数模混合存内计算阵列
CN114882921A (zh) * 2022-07-08 2022-08-09 中科南京智能技术研究院 一种多比特计算装置
CN114882921B (zh) * 2022-07-08 2022-10-04 中科南京智能技术研究院 一种多比特计算装置
CN115083473A (zh) * 2022-07-25 2022-09-20 中科南京智能技术研究院 一种三值化存内计算单元
CN115083473B (zh) * 2022-07-25 2022-11-29 中科南京智能技术研究院 一种三值化存内计算单元
WO2024082377A1 (zh) * 2022-10-20 2024-04-25 上海科技大学 一种始终线性放电和减少数字步骤的d6t存内计算加速器
CN118248193A (zh) * 2024-05-27 2024-06-25 安徽大学 基于参考电路动态匹配的高可靠性存内计算电路、芯片

Also Published As

Publication number Publication date
CN111816231B (zh) 2023-08-11

Similar Documents

Publication Publication Date Title
CN111816231B (zh) 一种双-6t sram结构的存内计算装置
CN112151091B (zh) 一种8t sram单元及存内计算装置
CN112992223B (zh) 一种存内计算单元、阵列及装置
US10636481B1 (en) Memory cell for computing-in-memory applications, memory unit for computing-in-memory applications and computing method thereof
CN112036562B (zh) 一种应用于存内计算的位单元及存算阵列装置
CN112558919B (zh) 一种存内计算位单元及存内计算装置
CN109979503B (zh) 一种在内存中实现汉明距离计算的静态随机存储器电路结构
CN112151092B (zh) 一种基于4管存储的存储单元、存储阵列及存内计算装置
CN114546335B (zh) 一种多比特输入与多比特权重乘累加的存内计算装置
CN113257306B (zh) 一种基于静态随机存取存储器的存算一体阵列及加速装置
CN114300012B (zh) 一种解耦合sram存内计算装置
CN112992232B (zh) 一种多位正负单比特存内计算单元、阵列及装置
CN111816232A (zh) 一种基于4管存储结构的存内计算阵列装置
CN113782072B (zh) 一种多比特存内计算电路
CN113255904A (zh) 电压裕度增强型电容耦合存算一体单元、子阵列及装置
CN113838504B (zh) 一种基于ReRAM的单比特存内计算电路
CN113823343B (zh) 一种基于6t-sram的分离的计算装置
CN112509620A (zh) 基于平衡预充与组译码的数据读取电路
CN112232502A (zh) 一种同或存算单元及存算阵列装置
CN112233712B (zh) 一种6t sram存算装置、存算系统及存算方法
CN114530176A (zh) 一种分布式位线补偿数模混合存内计算阵列
CN116204490A (zh) 一种基于低电压技术的7t存算电路、乘累加运算电路
CN114895869B (zh) 一种带符号的多比特存内计算装置
CN114093400B (zh) 一种低漏电单比特存内计算单元及装置
CN113258910B (zh) 基于脉宽调制的计算装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: 5 / F, building 1, Qilin artificial intelligence Industrial Park, 266 Chuangyan Road, Jiangning District, Nanjing City, Jiangsu Province

Applicant after: Zhongke Nanjing Intelligent Technology Research Institute

Address before: 5 / F, building 1, Qilin artificial intelligence Industrial Park, 266 Chuangyan Road, Jiangning District, Nanjing City, Jiangsu Province

Applicant before: Nanjing Institute of intelligent technology, Institute of microelectronics, Chinese Academy of Sciences

CB02 Change of applicant information
GR01 Patent grant
GR01 Patent grant