CN114530176A - 一种分布式位线补偿数模混合存内计算阵列 - Google Patents

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Abstract

本发明涉及存内计算技术领域，特别是涉及一种分布式位线补偿数模混合存内计算阵列，包括：存内计算模块、输出模块、主控模块和输入驱动模块；主控模块分别与输出模块和输入驱动模块连接；存内计算模块包括4簇存内计算子模块，每簇存内计算子模块均包括4组存内计算单元；每组存内计算单元包括32行×8列个阵列分布的存储计算电路；每行存储计算电路并联连接后与输入驱动模块连接；每列存储计算电路串联连接，且每列存储计算电路均串联一个电流镜补偿器，每列存储计算电路通过一个耦合电容与输出模块连接。本发明节省了晶体管数量，消除了读写干扰，修正了多个计算单元的充电与累计电压非线性的问题。

Description

一种分布式位线补偿数模混合存内计算阵列
技术领域
本发明涉及存内计算技术领域，特别是涉及一种分布式位线补偿数模混合存内计算阵列。
背景技术
近年来，人工智能(AI)对高能效计算系统的需求日益增长，包括边缘智能及其应用，冯诺依曼体系结构广泛用于支持使用处理单元(PEs)、控制单元和内存的各种任务。自从人工智能系统和深度神经网络(DNN)出现以来，冯诺依曼架构一直在努力适应DNN。人工智能系统中的DNN需要大量的并行乘积(MAC)操作。在MAC操作过程中，处理单元(PE)和内存之间不可避免地要进行大量权重和中间输出的数据传输，这会导致不可避免的功耗和延迟，从而限制了某些AI应用，如电池供电的边缘设备。因此，出现了内存计算(CIM)体系结构，通过在模内存储器的位行(BL)上并发访问多个单元来执行节能的并行MAC操作。这大大减少了生成的中间数据量，并促进了高度并行计算。
传统单比特输入乘单比特权重的计算方式效率较低，单个计算单元耗费的晶体管数量较多，且由于权重连接至计算管的源漏极会导致计算过程中位线电压摆幅过大时对权重值进行干扰；不仅如此，在同一列含有多个计算单元进行计算时，若有效计算单元数量过大时，耦合电容电压的上升与有效计算单元数量呈非线性关系，这会导致计算结果无法精准被量化；其次，传统的大阵列存算单元排布方式会引起字线和位线的负载过大，这样会导致字线上的脉冲信号发生明显衰减，若衰减后字线脉宽变窄后，有效计算单元对耦合电容的充电时间就会变短，这也会影响计算结果的精度。
发明内容
有鉴于此，本发明提供了一种分布式位线补偿数模混合存内计算阵列，计采用8T计算单元，相对节省了晶体管数量，且在计算乘法阶段由于计算逻辑与权重存储单元解耦合消除了读写干扰；同时本设计提出的电流镜补偿器修正了多个计算单元的充电与累计电压非线性的问题。
为实现上述目的，本发明提供了如下方案：
一种分布式位线补偿数模混合存内计算阵列，包括：存内计算模块、输出模块、主控模块和输入驱动模块；
所述主控模块分别与所述输出模块和所述输入驱动模块连接；
所述存内计算模块包括4簇存内计算子模块，每簇所述存内计算子模块均包括4组存内计算单元；
每组所述存内计算单元包括32行×8列个阵列分布的存储计算电路；每行所述存储计算电路并联连接后与所述输入驱动模块连接；
每列所述存储计算电路串联连接，且每列所述存储计算电路均串联一个电流镜补偿器，每列所述存储计算电路通过一个耦合电容与所述输出模块连接。
优选地，所述存储计算电路包括6T-SRAM、第一三极管和第二三极管；
所述第一三极管和所述第二三极管组成计算电路；所述6T-SRAM对权重值进行存储；
所述第一三极管的栅极与所述输入驱动模块连接，所述第一三极管的源极接电源线，所述第一三极管的漏极与所述第二三极管的漏极连接；
所述第二三极管的栅极与所述6T-SRAM连接，所述第二三极管的源极分别与所述耦合电容和所述电流镜补偿器连接。
优选地，所述6T-SRAM包括第三三极管、第四三极管、第一非门和第二非门；
所述第三三极管的栅极和所述第四三极管的栅极均与字线WL连接；
所述第三三极管的源极与位线BL连接，所述第四三极管的漏极与位线BLB连接；
所述第三三极管的漏极、所述第一非门的第一端和所述第二非门的第二端之间相连接；
所述第一非门的第二端、所述第二非门的第一端和所述第四三极管的源极均与所述第二三极管的栅极连接。
优选地，所述电流镜补偿器包括第五三极管、第六三极管、第七三极管和第八三极管；
所述第五三极管的源极和所述第八三极管的源极均与电源线连接；
所述第五三极管的栅极、所述第八三极管的栅极、所述第六三极管的漏极和所述第五三极管的漏极之间相连接；
所述第六三极管的源极与所述第七三极管的漏极连接；
所述第六三极管的栅极与所述第八三极管的漏极通过读位线RBL分别与所述耦合电容和所述第二三极管的源极连接；
所述第七三极管的源极接地，所述第七三极管的的栅极用于输入反信号。
优选地，所述第一三极管、所述第五三极管和所述第八三极管均为PMOS管，所述第二三极管、所述第三三极管、所述第四三极管、所述第六三极管和所述第七三极管均为NMOS管。
优选地，4簇所述存内计算子模块和4组所述存内计算单元均为分布式结构。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明涉及一种分布式位线补偿数模混合存内计算阵列，包括：存内计算模块、输出模块、主控模块和输入驱动模块；所述主控模块分别与所述输出模块和所述输入驱动模块连接；所述存内计算模块包括4簇存内计算子模块，每簇所述存内计算子模块均包括4组存内计算单元；每组所述存内计算单元包括32行×8列个阵列分布的存储计算电路；每行所述存储计算电路并联连接后与所述输入驱动模块连接；每列所述存储计算电路串联连接，且每列所述存储计算电路均串联一个电流镜补偿器，每列所述存储计算电路通过一个耦合电容与所述输出模块连接。
本发明存内计算单元采用8T结构，所用的管子数目较少，可以在一定程度上节省面积，在计算过程之中避免了权重的干扰。
本发明电流镜补偿器可以改善同一列多个计算电路累加时对耦合电容充电非线性的问题，利于提升计算精度。
本发明采用分布式设计，而非传统的大阵列模式，从而字线驱动负载较小，无论是权重写入还是计算时，输入信号脉冲的衰减现象会比较小，保证了信号输入的稳定性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明分布式位线补偿数模混合存内计算阵列结构图；
图2为本发明存内计算单元电路图；
图3为本发明计算原理图；
图4为本发明第一种耦合电容无电荷贡献的示意图；
图5为本发明电流镜补偿器电路图；
图6为本发明存内计算子模块多片叠加结构示意图；
图7为本发明第二种耦合电容无电荷贡献的示意图。
符号说明：1-存内计算模块，2-输出模块，3-主控模块，4-输入驱动模块，11-存内计算子模块，111-存内计算单元。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种分布式位线补偿数模混合存内计算阵列，计采用8T计算单元，相对节省了晶体管数量，且在计算乘法阶段由于计算逻辑与权重存储单元解耦合消除了读写干扰；同时本设计提出的电流镜补偿器修正了多个计算单元的充电与累计电压非线性的问题。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
图1为本发明分布式位线补偿数模混合存内计算阵列结构图。如图1所示，本发明提供了一种分布式位线补偿数模混合存内计算阵列，包括：存内计算模块1、输出模块2、主控模块3和输入驱动模块4。
其中，所述主控模块3分别与所述输出模块2和所述输入驱动模块4连接。
所述存内计算模块1包括4簇存内计算子模块11，每簇所述存内计算子模块11均包括4组存内计算单元111。4簇所述存内计算子模块11采用分布式设计，4组所述存内计算单元111分别定义为Group1、Group2、Group3和Group4，4组所述存内计算单元111采用多片叠加结构，如图6所示。
如图2所示，每组所述存内计算单元111均包括32行×8列个阵列分布的存储计算电路。每行所述存储计算电路并联连接后与所述输入驱动模块4连接。
每列所述存储计算电路串联连接，且每列所述存储计算电路均串联一个电流镜补偿器，每列所述存储计算电路通过一个耦合电容C与所述输出模块2连接。
具体地，所述存储计算电路包括6T-SRAM、第一三极管P1和第二三极管N1。
所述6T-SRAM包括第三三极管N2、第四三极管N3、第一非门和第二非门。
如图5所示，所述电流镜补偿器包括第五三极管P2、第六三极管N4、第七三极管N5和第八三极管P3。
本实施例中，所述第一三极管P1、所述第五三极管P2和所述第八三极管P3均为PMOS管，所述第二三极管N1、所述第三三极管N2、所述第四三极管N3、所述第六三极管N4和所述第七三极管N5均为NMOS管。
所述第一三极管P1和所述第二三极管N1组成计算电路；所述6T-SRAM对权重值进行存储。
所述第一三极管P1的栅极与所述输入驱动模块4连接，所述输入驱动模块4输入IN至所述第一三极管P1的栅极，所述第一三极管P1的源极接电源线VDD，所述第一三极管P1的漏极与所述第二三极管N1的漏极连接。
所述第二三极管N1的栅极与所述6T-SRAM连接，所述第二三极管N1的源极分别与所述耦合电容C和所述电流镜补偿器连接。
所述第三三极管N2的栅极和所述第四三极管N3的栅极均与字线WL连接。
所述第三三极管N2的源极与位线BL连接，所述第四三极管N3的漏极与位线BLB连接。
所述第三三极管N2的漏极、所述第一非门的第一端和所述第二非门的第二端之间相连接。
所述第一非门的第二端、所述第二非门的第一端和所述第四三极管N3的源极均与所述第二三极管N1的栅极连接。
所述第五三极管P2的源极和所述第八三极管P3的源极均与电源线VDD连接。
所述第五三极管P2的栅极、所述第八三极管P3的栅极、所述第六三极管N4的漏极和所述第五三极管P2的漏极之间相连接。
所述第六三极管N4的源极与所述第七三极管N5的漏极连接。
所述第六三极管N4的栅极与所述第八三极管P3的漏极通过读位线RBL分别与所述耦合电容C和所述第二三极管N1的源极连接。
所述第七三极管N5的源极通过公共接地线VSS接地，所述第七三极管N5的的栅极用于输入IN的反信号INB。
图3中耦合电容C的下端接输出模块2，此处为显示方便就显示为接VSS，若Q点为低电平(Q=L)表示权重为0(Weight=0)；若Q点为高电平(Q=H)表示权重为1(Weight=1)。因为与输入驱动模块4相接的第一三极管P1为PMOS管，故输入为高电平时表示输入IN=0，计算电路不导通；输入为低电平时表示输入IN=1，计算电路导通。当权重Weight=1，且输入IN=1时，电源线VDD通过第一三极管P1和第二三极管N1由读位线RBL向耦合电容C充电，在耦合电容C上有ΔV电压的上升，完成1x1=1的计算。
图4和图7均为耦合电容无电荷贡献的示意图，其中图4表示权重Weight=0与输入Input=L相乘，由于权重连接的是第二三极管N1的栅极，而第二三极管N1为NMOS管，当Q=0时，第二三极管N1不导通，所以电源VDD无法向耦合电容C充电，表示完成了1x0=0计算；同样的，如图7所示，当权重Weight=1，输入Input=H时，Input连接第一三极管P1的栅极，而第一三极管P1为PMOS管，故第一三极管P1不导通，电源VDD也无法完成对耦合电容C的充电，表示完成0x1=0计算。
当一列32个存储计算电路在同时进行计算时，按照理论值，耦合电容C上的累计电压应该是随着有效计算(1x1=1)的个数呈线性增加，但经过实验发现并非如此。实验表明，在有效计算个数递增时，对耦合电容C的电荷贡献度在逐渐下降，以至于当同一列中有效计算个数多至2/3时，对耦合电容C的电荷贡献微乎其微。如果要达到精确计算的目的，这种非线性现象需要极力避免，所以本发明通过增设电流镜补偿器来补偿读位线RBL上电压无法随有效计算个数非线性递增的现象。
当同一列有效计算个数增多，但耦合电容C上累加电压并非成线性增长时，读位线RBL上累计的电压值已经达到第五三极管P2的阈值电压，所以VDD通过第八三极管P3产生镜像电流补充读位线RBL上的电流，以达到补充非线性的效果。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (6)

1.一种分布式位线补偿数模混合存内计算阵列，其特征在于，包括：存内计算模块、输出模块、主控模块和输入驱动模块；
所述主控模块分别与所述输出模块和所述输入驱动模块连接；
所述存内计算模块包括4簇存内计算子模块，每簇所述存内计算子模块均包括4组存内计算单元；
每组所述存内计算单元包括32行×8列个阵列分布的存储计算电路；每行所述存储计算电路并联连接后与所述输入驱动模块连接；
每列所述存储计算电路串联连接，且每列所述存储计算电路均串联一个电流镜补偿器，每列所述存储计算电路通过一个耦合电容与所述输出模块连接。
2.根据权利要求1所述的分布式位线补偿数模混合存内计算阵列，其特征在于，所述存储计算电路包括6T-SRAM、第一三极管和第二三极管；
所述第一三极管和所述第二三极管组成计算电路；所述6T-SRAM对权重值进行存储；
所述第一三极管的栅极与所述输入驱动模块连接，所述第一三极管的源极接电源线，所述第一三极管的漏极与所述第二三极管的漏极连接；
所述第二三极管的栅极与所述6T-SRAM连接，所述第二三极管的源极分别与所述耦合电容和所述电流镜补偿器连接。
3.根据权利要求2所述的分布式位线补偿数模混合存内计算阵列，其特征在于，所述6T-SRAM包括第三三极管、第四三极管、第一非门和第二非门；
所述第三三极管的栅极和所述第四三极管的栅极均与字线WL连接；
所述第三三极管的源极与位线BL连接，所述第四三极管的漏极与位线BLB连接；
所述第三三极管的漏极、所述第一非门的第一端和所述第二非门的第二端之间相连接；
所述第一非门的第二端、所述第二非门的第一端和所述第四三极管的源极均与所述第二三极管的栅极连接。
4.根据权利要求3所述的分布式位线补偿数模混合存内计算阵列，其特征在于，所述电流镜补偿器包括第五三极管、第六三极管、第七三极管和第八三极管；
所述第五三极管的源极和所述第八三极管的源极均与电源线连接；
所述第五三极管的栅极、所述第八三极管的栅极、所述第六三极管的漏极和所述第五三极管的漏极之间相连接；
所述第六三极管的源极与所述第七三极管的漏极连接；
所述第六三极管的栅极与所述第八三极管的漏极通过读位线RBL分别与所述耦合电容和所述第二三极管的源极连接；
所述第七三极管的源极接地，所述第七三极管的的栅极用于输入反信号。
5.根据权利要求4所述的分布式位线补偿数模混合存内计算阵列，其特征在于，所述第一三极管、所述第五三极管和所述第八三极管均为PMOS管，所述第二三极管、所述第三三极管、所述第四三极管、所述第六三极管和所述第七三极管均为NMOS管。
6.根据权利要求1所述的分布式位线补偿数模混合存内计算阵列，其特征在于，4簇所述存内计算子模块和4组所述存内计算单元均为分布式结构。
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