CN113823343A - 一种基于6t-sram的分离的计算装置 - Google Patents

一种基于6t-sram的分离的计算装置 Download PDF

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Abstract

本发明涉及一种基于6T‑SRAM的分离的计算装置，包括存算单元阵列，所述存算单元阵列包括矩阵式排列的存算单元；所述存算单元包括6T‑SRAM、管M7、管M8和电容；各存算单元中，管M7的栅极连接6T‑SRAM的权重存储点，管M7的第一极连接输入信号端，管M7的第二极连接电容的第一端和读位线RBL，电容的第二端接地，管M8的栅极连接控制信号端，管M8的第一极和第二极均连接读位线RBL；各列存算单元的读位线RBL共线连接。本发明提高了计算结果的准确性。

Description

一种基于6T-SRAM的分离的计算装置
技术领域
本发明涉及存内计算技术领域，特别是涉及一种基于6T-SRAM的分离的计算装置。
背景技术
深度卷积神经网络（DCNNs）在人工智能等领域发展迅速，随着它的逐步发展，需要越来越多的考虑尺寸的大小、效率、能耗等方面的问题。传统的计算过程中，权重是在存储器和运算单元之间移动作用的，这不符合低功耗的要求。内存计算（IMC）对DCNN加速越来越有吸引力。传统的存算芯片多采用电压或者电平进行计算，并且单比特计算较多。
发明内容
本发明的目的是提供一种基于6T-SRAM的分离的计算装置，提高了计算结果的准确性。
为实现上述目的，本发明提供了如下方案：
一种基于6T-SRAM的分离的计算装置，包括存算单元阵列，所述存算单元阵列包括矩阵式排列的存算单元；所述存算单元包括6T-SRAM、管M7、管M8和电容；各存算单元中，管M7的栅极连接6T-SRAM的权重存储点，管M7的第一极连接输入信号端，管M7的第二极连接电容的第一端和读位线RBL，电容的第二端接地，管M8的栅极连接控制信号端，管M8的第一极和第二极均连接读位线RBL；各列存算单元的读位线RBL共线连接；
当存算单元进行计算时，控制信号端输入0，则管M8断开；当存算单元计算结束时，控制信号端输入1，则管M8导通，各列存算单元中电容中存储的电压通过对应的读位线RBL输出。
可选地，所述6T-SRAM包括管M1、管M2、管M3、管M4、管M5和管M6；管M1的第一极和管M2的第一极均与电源VDD连接，管M1的栅极分别与管M5的栅极、管M2的第二极、管M6的第一极和管M4的第一极连接，管M2的栅极分别与管M6的栅极、管M1的第二极、管M5的第一极和管M3的第一极连接，管M5的第二极和管M6的第二极连接，管M3的栅极和管M4的栅极均连接字线WL，管M3的第二极连接位线反BLB，管M4的第二极连接位线BL；管M1的第二极、管M5的第一极与管M3的第一极的共点连接处为权重存储点。
可选地，一种基于6T-SRAM的分离的计算装置还包括输入和控制模块，所述输入和控制模块用于为各行存算单元提供输入信号和控制信号。
可选地，一种基于6T-SRAM的分离的计算装置还包括字线驱动模块，所述字线驱动模块用于控制各行存算单元的字线。
可选地，一种基于6T-SRAM的分离的计算装置还包括位线驱动模块，所述位线驱动模块用于控制各列存算单元的位线和位线反。
可选地，一种基于6T-SRAM的分离的计算装置还包括乘累加读出计算模块，所述乘累加读出计算模块用于对各列存算单元对应的读位线RBL的输出进行模数转换后输出。
可选地，管M1和管M2均为PMOS管。
可选地，管M3、管M4、管M5、管M6、管M7和管M8均为NMOS管。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明通过控制信号控制管M8的断开和导通，实现计算和输出的分段控制，在不影响计算效率的情况下，使得各个计算之间不会产生干扰，提高了计算精确度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明存算单元结构示意图；
图2为本发明一种基于6T-SRAM的分离的计算装置结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种基于6T-SRAM的分离的计算装置，提高了计算结果的准确性。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
图1为本发明存算单元结构示意图；图2为本发明一种基于6T-SRAM的分离的计算装置结构示意图，如图1-2所示，一种基于6T-SRAM的分离的计算装置，包括存算单元阵列101，所述存算单元阵列101包括矩阵式排列的存算单元；所述存算单元包括6T-SRAM、管M7、管M8和电容C1；各存算单元中，管M7的栅极连接6T-SRAM的权重存储点Q，管M7的第一极连接输入信号端，管M7的第二极连接电容C1的第一端和读位线RBL，电容C1的第二端接地，管M8的栅极连接控制信号端，管M8的第一极和第二极均连接读位线RBL；各列存算单元的读位线RBL共线连接。
图2中MACB表示存算单元。
所述6T-SRAM包括管M1、管M2、管M3、管M4、管M5和管M6；管M1的第一极和管M2的第一极均与电源VDD连接，管M1的栅极分别与管M5的栅极、管M2的第二极、管M6的第一极和管M4的第一极连接，管M2的栅极分别与管M6的栅极、管M1的第二极、管M5的第一极和管M3的第一极连接，管M5的第二极和管M6的第二极连接，管M3的栅极和管M4的栅极均连接字线WL，管M3的第二极连接位线反BLB，管M4的第二极连接位线BL；管M1的第二极、管M5的第一极与管M3的第一极的共点连接处为权重存储点Q；管M2的第二极、管M6的第一极与管M4的第一极的共点连接处为权重存储点Q`。所述6T-SRAM用于存储权重，管M7和管M8用于计算，电压C1用于存储电压值。
存算单元阵列101一共16列存算单元，每列包括64个存算单元。存算单元阵列101中各列存算单元的位线BL（BL[0],BL[1],…,BL[15]）共线连接，各列存算单元的位线反BLB（BLB[0],BLB[1],…,BLB[15]）共线连接，各行存算单元的字线WL（WL[0],WL[1],…,WL[63]）共线连接，各行存算单元的输入信号端IN共线连接，各行存算单元的控制信号CTRL（CTRL[0],CTRL[1],…,CTRL[63]）共线连接。
一种基于6T-SRAM的分离的计算装置还包括输入和控制模块102，所述输入和控制模块102用于为各行存算单元提供输入信号和控制信号。输入信号为2bit的输入信号转换为的模拟值，不同的输入信号对应不同的模拟值电压，控制信号用于控制管M8的开断。
输入的2bit数据经过数模转换电路后，转换成4种不同的模拟值，这些模拟值被输入到输入信号端IN后，会使得通过管M7的电流大小各不相同，这些不同的电流会导致电容C1上的电压的值不同。
当存算单元进行乘累加计算时，控制信号端CTRL输入0，则管M8断开。然后输入信号端IN输入数据，输入的两位数据经过数模转换电路后生成模拟值后，通过输入信号端IN输入到电路中。当权重输入为+1时（权重存储点Q=1，权重存储点Q`=0），管M7工作。根据不同的输入信号，使得电容C1上的电压各不相同。一列的64个存算单元同时工作，每一个存算单元的电容C1存储的电压不同。
当存算单元计算结束时，控制信号端CTRL输入1，则管M8导通，一列的64个电容C1的电压通过读位线RBL输出到乘累加读出计算模块105中，实现了整体的计算。当权重输入为0时，此时权重存储点Q=0，权重存储点Q`=1，管M7断开。此时无论输入的数据是多少，都不会有计算结果，这就完成了2bit输入，1bit权重的全部计算。
一种基于6T-SRAM的分离的计算装置还包括字线驱动模块104，所述字线驱动模块104用于控制各行存算单元的字线WL，通过控制字线WL的电平实现控制权重的存储。
一种基于6T-SRAM的分离的计算装置还包括位线驱动模块103，所述位线驱动模块103用于控制各列存算单元的位线BL和位线反BLB，通过控制位线BL、位线反BLB的电平实现权重的存取。
一种基于6T-SRAM的分离的计算装置还包括乘累加读出计算模块105，所述乘累加读出计算模块105用于对各列存算单元对应的读位线RBL的输出进行模数转换后输出。
管M1和管M2均为PMOS管。管M3、管M4、管M5、管M6、管M7和管M8均为NMOS管。
本发明采用6T-SRAM结构，具有较好的稳定性，通过采用分段的方式，实现了计算的分离，使得各个计算之间不会产生干扰，提高了计算结果的精确性；本发明的计算方案，通过分段计算的方式，减小了多个计算同时进行带来的干扰，输入2bit的数据，可以增大计算精度。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (8)

1.一种基于6T-SRAM的分离的计算装置，其特征在于，包括存算单元阵列，所述存算单元阵列包括矩阵式排列的存算单元；所述存算单元包括6T-SRAM、管M7、管M8和电容；各存算单元中，管M7的栅极连接6T-SRAM的权重存储点，管M7的第一极连接输入信号端，管M7的第二极连接电容的第一端和读位线RBL，电容的第二端接地，管M8的栅极连接控制信号端，管M8的第一极和第二极均连接读位线RBL；各列存算单元的读位线RBL共线连接；
当存算单元进行计算时，控制信号端输入0，则管M8断开；当存算单元计算结束时，控制信号端输入1，则管M8导通，各列存算单元中电容中存储的电压通过对应的读位线RBL输出。
2.根据权利要求1所述的基于6T-SRAM的分离的计算装置，其特征在于，所述6T-SRAM包括管M1、管M2、管M3、管M4、管M5和管M6；管M1的第一极和管M2的第一极均与电源VDD连接，管M1的栅极分别与管M5的栅极、管M2的第二极、管M6的第一极和管M4的第一极连接，管M2的栅极分别与管M6的栅极、管M1的第二极、管M5的第一极和管M3的第一极连接，管M5的第二极和管M6的第二极连接，管M3的栅极和管M4的栅极均连接字线WL，管M3的第二极连接位线反BLB，管M4的第二极连接位线BL；管M1的第二极、管M5的第一极与管M3的第一极的共点连接处为权重存储点。
3.根据权利要求1所述的基于6T-SRAM的分离的计算装置，其特征在于，还包括输入和控制模块，所述输入和控制模块用于为各行存算单元提供输入信号和控制信号。
4.根据权利要求1所述的基于6T-SRAM的分离的计算装置，其特征在于，还包括字线驱动模块，所述字线驱动模块用于控制各行存算单元的字线。
5.根据权利要求1所述的基于6T-SRAM的分离的计算装置，其特征在于，还包括位线驱动模块，所述位线驱动模块用于控制各列存算单元的位线和位线反。
6.根据权利要求1所述的基于6T-SRAM的分离的计算装置，其特征在于，还包括乘累加读出计算模块，所述乘累加读出计算模块用于对各列存算单元对应的读位线RBL的输出进行模数转换后输出。
7.根据权利要求2所述的基于6T-SRAM的分离的计算装置，其特征在于，管M1和管M2均为PMOS管。
8.根据权利要求2所述的基于6T-SRAM的分离的计算装置，其特征在于，管M3、管M4、管M5、管M6、管M7和管M8均为NMOS管。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114089950A (zh) * 2022-01-20 2022-02-25 中科南京智能技术研究院 一种多比特乘累加运算单元及存内计算装置
CN114300012A (zh) * 2022-03-10 2022-04-08 中科南京智能技术研究院 一种解耦合sram存内计算装置
CN114530176A (zh) * 2022-04-25 2022-05-24 中科南京智能技术研究院 一种分布式位线补偿数模混合存内计算阵列

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112599165A (zh) * 2021-03-04 2021-04-02 中科院微电子研究所南京智能技术研究院 一种多bit输入与多bit权重乘累加的存内计算单元
US20210124793A1 (en) * 2019-10-29 2021-04-29 Qualcomm Incorporated Memory cell for dot product operation in compute-in-memory chip
CN113255904A (zh) * 2021-06-22 2021-08-13 中科院微电子研究所南京智能技术研究院 电压裕度增强型电容耦合存算一体单元、子阵列及装置
CN113257306A (zh) * 2021-06-10 2021-08-13 中科院微电子研究所南京智能技术研究院 一种基于静态随机存取存储器的存算一体阵列及加速装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210124793A1 (en) * 2019-10-29 2021-04-29 Qualcomm Incorporated Memory cell for dot product operation in compute-in-memory chip
CN112599165A (zh) * 2021-03-04 2021-04-02 中科院微电子研究所南京智能技术研究院 一种多bit输入与多bit权重乘累加的存内计算单元
CN113257306A (zh) * 2021-06-10 2021-08-13 中科院微电子研究所南京智能技术研究院 一种基于静态随机存取存储器的存算一体阵列及加速装置
CN113255904A (zh) * 2021-06-22 2021-08-13 中科院微电子研究所南京智能技术研究院 电压裕度增强型电容耦合存算一体单元、子阵列及装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114089950A (zh) * 2022-01-20 2022-02-25 中科南京智能技术研究院 一种多比特乘累加运算单元及存内计算装置
CN114300012A (zh) * 2022-03-10 2022-04-08 中科南京智能技术研究院 一种解耦合sram存内计算装置
CN114530176A (zh) * 2022-04-25 2022-05-24 中科南京智能技术研究院 一种分布式位线补偿数模混合存内计算阵列

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