CN113342126B

CN113342126B - 一种基于ReRAM的可重构电流镜加权电路

Info

Publication number: CN113342126B
Application number: CN202110860466.9A
Authority: CN
Inventors: 乔树山; 史万武; 尚德龙; 周玉梅
Original assignee: Zhongke Nanjing Intelligent Technology Research Institute
Current assignee: Zhongke Nanjing Intelligent Technology Research Institute
Priority date: 2021-07-29
Filing date: 2021-07-29
Publication date: 2021-11-26
Anticipated expiration: 2041-07-29
Also published as: CN113342126A

Abstract

本发明涉及一种基于ReRAM的可重构电流镜加权电路，包括：输入译码及驱动模块、ReRAM计算单元阵列、列选模块和加权电流镜电压转换模块；输入译码及驱动模块与ReRAM计算单元阵列连接，输入译码及驱动模块用于为ReRAM计算单元阵列提供输入信号；列选模块分别与ReRAM计算单元阵列和加权电流镜电压转换模块连接，列选模块用于选中ReRAM计算单元阵列中的一列的输出电流，将输出电流输入加权电流镜电压转换模块；加权电流镜电压转换模块根据输入信号输出电压，加权电流镜电压转换模块包括4个不同倍数的电流镜，本发明实现单周期4位输入与权重相乘，将所乘结果由电流镜按权重成比例转化为电压积累输出，节省了功耗。

Description

一种基于ReRAM的可重构电流镜加权电路

技术领域

本发明涉及存内计算技术领域，特别是涉及一种基于ReRAM的可重构电流镜加权电路。

背景技术

深度神经网络(DNN)规模的空前增长导致了现代机器学习(ML)加速器中大量数据需要从片外存储器移动到片内处理核心。目前产业界正在探索在存储器阵列中的执行模拟DNN计算的存储器中进行计算(CIM)设计，以及设置外围混合信号电路以减轻这种存储器壁瓶颈，存储器壁瓶颈包括存储器延迟和能量开销。静态随机存取存储器位单元与高性能逻辑晶体管和互连单片集成，可以实现定制的CIM设计。

但在做乘累加运算时，传统的片上静态随机存取存储器SRAM存储一位权重值需要6个晶体管，会耗费较多的硬件资源，同时传统的动态随机存取存储器DRAM保持一个权重值需要定期刷新，否则存储在电容上的权重值会因为漏电而丢失，而且还因为SRAM和DRAM均为易失性存储器，在掉电以后存储的权重值也会丢失，为实际应用带来了诸多不便。

同时，在多位输入与权重相乘时，传统的处理办法为将多为输入分为多个组，每个组按权重相乘，在硬件电路中的分组操作模块也会占用较多资源，且不同的分组策略对乘积结果的影响也不同，这对计算精度量化并不利。

发明内容

本发明的目的是提供一种基于ReRAM的可重构电流镜加权电路，节省了计算功耗。

为实现上述目的，本发明提供了如下方案：

一种基于ReRAM的可重构电流镜加权电路，包括：输入译码及驱动模块、ReRAM计算单元阵列、列选模块和加权电流镜电压转换模块；

所述输入译码及驱动模块与所述ReRAM计算单元阵列连接，所述输入译码及驱动模块用于为所述ReRAM计算单元阵列提供输入信号；

所述列选模块分别与所述ReRAM计算单元阵列和所述加权电流镜电压转换模块连接，所述列选模块用于选中所述ReRAM计算单元阵列中的一列的输出电流，并将所述输出电流输入所述加权电流镜电压转换模块；

所述加权电流镜电压转换模块用于根据输入信号输出电压，所述加权电流镜电压转换模块包括管PS1、管PS2、管PS3、管PS4、管P0、管P1、管P2、管P3、管P4、管BP1、管BP2、管BP3、管BP4、管N0、管N1、开关SW1、开关SW2、开关SW3、开关SW4、开关SW11、开关SW22、开关SW33、开关SW44和耦合电容；

所述管P0的源极、所述管P2的源极、所述管P3的源极、所述管P4的源极、所述管PS1的源极、所述管PS2的源极、所述管PS3的源极和所述管PS4的源极均连接电源VDD；所述管P0的漏极连接所述输出电流，所述管P0的栅极连接所述开关SW1的第一端、所述开关SW2的第一端、所述开关SW3的第一端和所述开关SW4的第一端；所述开关SW1的第二端连接所述管PS1的漏极和所述管P1的栅极，所述管P1的漏极连接所述管BP1的源极，所述管BP1的漏极连接所述开关SW11的第一端，所述管PS1的栅极连接使能信号EN1；所述开关SW2的第二端连接所述管PS2的漏极和所述管P2的栅极，所述管P2的漏极连接所述管BP2的源极，所述管BP2的漏极连接所述开关SW22的第一端，所述管PS2的栅极连接使能信号EN2；所述开关SW3的第二端连接所述管PS3的漏极和所述管P3的栅极，所述管P3的漏极连接所述管BP3的源极，所述管BP3的漏极连接所述开关SW33的第一端，所述管PS3的栅极连接使能信号EN3；所述开关SW4的第二端连接所述管PS4的漏极和所述管P4的栅极，所述管P4的漏极连接所述管BP4的源极，所述管BP4的漏极连接所述开关SW44的第一端，所述管PS4的栅极连接使能信号EN4；所述管BP1的栅极、所述管BP2的栅极、所述管BP3的栅极和所述管BP4的栅极连接偏置电压；所述开关SW11的第二端、所述开关SW22的第二端、所述开关SW33的第二端和所述开关SW44的第二端均连接所述管N1的漏极和所述耦合电容的第一端，所述耦合电容的第二端连接所述管N0的漏极，所述管N1的栅极和所述管N0的栅极均连接使能信号S0，所述管N1的源极和所述管N0的源极均接地，所述耦合电容的第二端为电压输出端；

所述管P1的宽长比是所述管P0的1倍，所述管P2的宽长比是所述管P0的2倍，所述管P3的宽长比是所述管P0的4倍，所述管P4的宽长比是所述管P0的8倍。

可选地，所述ReRAM计算单元阵列包括64列子阵列，各所述子阵列包括256行ReRAM计算单元。

可选地，所述ReRAM计算单元包括ReRAM存储单元和NMOS管T1；所述ReRAM存储单元用于存储权重值，所述NMOS管T1的栅极连接所述输入信号，所述ReRAM存储单元的输出连接所述NMOS管T1的漏极；各所述子阵列中，各所述NMOS管T1的源极共点连接，各所述ReRAM存储单元的输入共点连接。

可选地，所述基于ReRAM的可重构电流镜加权电路还包括电源管理模块，所述电源管理模块分别为所述输入译码及驱动模块、所述ReRAM计算单元阵列、所述列选模块和所述加权电流镜电压转换模块提供电源。

可选地，所述基于ReRAM的可重构电流镜加权电路还包括时序控制模块，所述时序控制模块与所述输入译码及驱动模块连接，所述时序控制模块用于控制所述输入信号的输入时序。

可选地，所述基于ReRAM的可重构电流镜加权电路还包括电压灵敏放大器及数模转换模块，所述电压灵敏放大器及数模转换模块与所述加权电流镜电压转换模块连接，所述电压灵敏放大器及数模转换模块用于将放大所述加权电流镜电压转换模块的输出电压，并将放大后的所述输出电压进行数模转换。

可选地，所述管PS1、所述管PS2、所述管PS3、所述管PS4、所述管P0、所述管P1、所述管P2、所述管P3、所述管P4、所述管BP1、所述管BP2、所述管BP3和所述管BP4均为PMOS管。

可选地，所述管N1和所述管N0均为NMOS管。

根据本发明提供的具体实施例，本发明公开了以下技术效果：

本发明一种基于ReRAM的可重构电流镜加权电路，通过加权电流镜电压转换模块可实现单周期4位输入与权重相乘，且将所乘结果由电流镜按权重成比例转化为电压在耦合电容端积累，在权重的存储阶段降低了硬件资源，在输入信号与存储权重相乘阶段免去了多位输入分组的预处理，节省了功耗，且直接通过电流镜按位加权不会出现分组策略影响计算精度的问题。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明一种基于ReRAM的可重构电流镜加权电路结构示意图；

图2为本发明ReRAM存储单元结构示意图；

图3为本发明加权电流镜电压转换模块电路示意图；

图4为本发明输入[0]乘存储权重电流镜内开关具体连接状态示意图；

图5为本发明输入[0]乘存储权重电流镜内使能信号时序示意图；

图6为本发明输入[1]乘存储权重电流镜内开关具体连接状态示意图；

图7为本发明输入[1]乘存储权重电流镜内使能信号时序示意图；

图8为本发明输入[2]乘存储权重电流镜内开关具体连接状态示意图；

图9为本发明输入[2]乘存储权重电流镜内使能信号时序示意图；

图10为本发明输入[3]乘存储权重电流镜内开关具体连接状态示意图；

图11为本发明输入[3]乘存储权重电流镜内使能信号时序示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

图1为本发明一种基于ReRAM的可重构电流镜加权电路结构示意图，如图1所示，一种基于ReRAM的可重构电流镜加权电路包括：输入译码及驱动模块2、ReRAM计算单元阵列3、列选模块5和加权电流镜电压转换模块6。

输入译码及驱动模块2与ReRAM计算单元阵列3连接，输入译码及驱动模块2用于为ReRAM计算单元阵列3提供输入信号。

列选模块5分别与ReRAM计算单元阵列3和加权电流镜电压转换模块6连接，列选模块5用于选中ReRAM计算单元阵列3中的一列的输出电流，并将输出电流输入加权电流镜电压转换模块6。

加权电流镜电压转换模块6用于根据输入信号输出电压，如图3所示，加权电流镜电压转换模块6包括管PS1、管PS2、管PS3、管PS4、管P0、管P1、管P2、管P3、管P4、管BP1、管BP2、管BP3、管BP4、管N0、管N1、开关SW1、开关SW2、开关SW3、开关SW4、开关SW11、开关SW22、开关SW33、开关SW44和耦合电容Cc。管PS1、管PS2、管PS3、管PS4、管P0、管P1、管P2、管P3、管P4、管BP1、管BP2、管BP3和管BP4均为PMOS管。管N1和管N0均为NMOS管。

管P0的源极、管P2的源极、管P3的源极、管P4的源极、管PS1的源极、管PS2的源极、管PS3的源极和管PS4的源极均连接电源VDD；管P0的漏极连接输出电流，管P0的栅极连接开关SW1的第一端、开关SW2的第一端、开关SW3的第一端和开关SW4的第一端；开关SW1的第二端连接管PS1的漏极和管P1的栅极，管P1的漏极连接管BP1的源极，管BP1的漏极连接开关SW11的第一端，管PS1的栅极连接使能信号EN1；开关SW2的第二端连接管PS2的漏极和管P2的栅极，管P2的漏极连接管BP2的源极，管BP2的漏极连接开关SW22的第一端，管PS2的栅极连接使能信号EN2；开关SW3的第二端连接管PS3的漏极和管P3的栅极，管P3的漏极连接管BP3的源极，管BP3的漏极连接开关SW33的第一端，管PS3的栅极连接使能信号EN3；开关SW4的第二端连接管PS4的漏极和管P4的栅极，管P4的漏极连接管BP4的源极，管BP4的漏极连接开关SW44的第一端，管PS4的栅极连接使能信号EN4；管BP1的栅极、管BP2的栅极、管BP3的栅极和管BP4的栅极连接偏置电压bias；开关SW11的第二端、开关SW22的第二端、开关SW33的第二端和开关SW44的第二端均连接管N1的漏极和耦合电容C_C的第一端，耦合电容C_C的第二端连接管N0的漏极，管N1的栅极和管N0的栅极均连接使能信号S0，管N1的源极和管N0的源极均接地，耦合电容C_C的第二端为电压输出端。

管P1的宽长比是管P0的1倍，管P2的宽长比是管P0的2倍，管P3的宽长比是管P0的4倍，管P4的宽长比是管P0的8倍，即：

；

；

；

；其中，

表示管P0的宽长比，

表示管P1的宽长比，

表示管P2的宽长比，

表示管P3的宽长比，

表示管P4的宽长比。

其中，管P0、开关SW1、管PS1、管P1、管BP1和开关SW11构成了1倍的电流镜；管P0、开关SW2、管PS2、管P2、管BP2和开关SW22构成了2倍的电流镜；管P0、开关SW3、管PS3、管P3、管BP3和开关SW33构成了4倍的电流镜；管P0、开关SW4、管PS4、管P4、管BP4和开关SW44构成了8倍的电流镜。通过单周期内4位输入与存储权重相乘，将输入与存储权重所乘结果由对应不同的电流镜按存储权重成比例转化为电压在耦合电容C_C端积累。4位输入分别与1倍的电流镜、2倍的电流镜、3倍的电流镜和4倍的电流镜对应。

ReRAM计算单元阵列3包括64列子阵列，各子阵列包括256行ReRAM计算单元。如图1所示，每个子阵列内的256个基本计算单元（ReRAM计算单元）都连接至位线，64列的位线经过“列选模块5”将计算电流I_DL导入“加权电流镜电压转换模块6”。如图1所示，256行ReRAM计算单元（ReRAM[0]、ReRAM[1]、...、ReRAM[255]）分别对应输入0[3:0]、输入1[3:0]、...、输入255[3:0]，其中[3:0]表示输入信号的脉宽包括0（用输入[0]表示）、1（用输入[1]表示）、2（用输入[2]表示）和3（用输入[3]表示）。

图2为子阵列[0]中第一行ReRAM计算单元，如图2所示，ReRAM计算单元包括ReRAM存储单元（子阵列[0]中第一行ReRAM计算单元中的ReRAM存储单元ReRAM[0]）和NMOS管T1；ReRAM存储单元用于存储权重值，NMOS管T1的栅极连接输入信号（图2中输入[0]），ReRAM存储单元的输出连接NMOS管T1的漏极；各子阵列中，各NMOS管T1的源极共点连接，各ReRAM存储单元的输入共点连接。

ReRAM计算单元的计算规则如表1所示。

表1 ReRAM计算单元的计算规则

如表1所示，输入为高电平表示+1，输入为低电平表示0，在权重的表示中，ReRAM为低阻态表示+1，ReRAM为高阻态表示0。当输入+1乘以权重+1时，串联的计算电路流过I _低阻电流；当输入+1乘以权重0时，串联的计算电路流过I _高阻电流；当输入0乘以权重+1或者0时，串联的计算电路被断路，没有电流流过。

基于ReRAM的可重构电流镜加权电路还包括时序控制模块4，时序控制模块4与输入译码及驱动模块2连接，时序控制模块4用于控制输入信号的输入时序。

基于ReRAM的可重构电流镜加权电路还包括电压灵敏放大器及数模转换模块7，电压灵敏放大器及数模转换模块7与加权电流镜电压转换模块6连接，电压灵敏放大器及数模转换模块7用于将放大加权电流镜电压转换模块6的输出电压，并将放大后的输出电压进行数模转换。

基于ReRAM的可重构电流镜加权电路还包括电源管理模块1，电源管理模块1分别为输入译码及驱动模块2、ReRAM计算单元阵列3、加权电流镜电压转换模块6、电压灵敏放大器及数模转换模块7、列选模块5和时序控制模块4提供电源。

在整个计算开始之前，在耦合电容C_C两端的两个NMOS晶体管（管N0和管N1）需要先同时导通接地，即使能信号S0=1，使得耦合电容C_C进行接地清零放电，放电后，再将使能信号S0置为0，使管N0和管N1与地断开，耦合电容C_C进入准备计算状态。

整个计算过程根据输入的位的不同，分为四个阶段。

阶段一：输入[0]乘权重

当输入的最低位，即输入[0]，与权重（ReRAM存储单元的存储权重）相乘，乘积结果形成的电流I_DL在通过1倍电流镜后，产生镜像电流I₀，I₀=I_DL，在开关SW1为高电平的时间段内，镜像电流I₀持续向耦合电容Cc充电，电流镜内开关具体连接状态如图4所示，各个开关的使能时序如图5所示，图5是时间段t1为阶段一对应的时间段。

当SW1导通单位时间后，SW11以及SW1同时断开，在断开的同时，SW22导通，进行输入[1]与权重的相乘计算。此时计算进入第二阶段：

阶段二：输入[1]乘权重

当输入的次低位，即输入[1]，与权重相乘，乘积结果形成的电流I_DL在通过2倍电流镜后，产生镜像电流I₁，I₁=2I_DL，在开关SW2为高电平的时间段内，镜像电流I₁持续向耦合电容Cc充电，电流镜内开关具体连接状态如图6所示，各个开关的使能时序如图7所示，图7是时间段t2为阶段一对应的时间段。

当SW2导通单位时间后，SW22以及SW2同时断开，在断开的同时，SW33导通，进行输入[2]与权重的相乘计算。此时计算进入第三阶段：

阶段三：输入[2]乘权重

当输入的次高位，即输入[2]，与权重相乘，乘积结果形成的电流I_DL在通过4倍电流镜后，产生镜像电流I₂，I₂=4I_DL，在开关SW3为高电平的时间段内，镜像电流I₂持续向耦合电容Cc充电，电流镜内开关具体连接状态如图8所示，各个开关的使能时序如图9所示，图9是时间段t3为阶段一对应的时间段。

当SW3导通单位时间后，SW33以及SW3同时断开，在断开的同时，SW44导通，进行输入[3]与权重的相乘计算。此时计算进入第四阶段：

阶段四：输入[3]乘权重

当输入的最高位，即输入[3]，与权重相乘，乘积结果形成的电流I_DL在通过8倍电流镜后，产生镜像电流I₃，I₃=8I_DL，在开关SW4为高电平的时间段内，镜像电流I₃持续向耦合电容Cc充电，电流镜内开关具体连接状态如图10所示，各个开关的使能时序如图11所示，图11是时间段t4为阶段一对应的时间段。

当SW4导通单位时间后，SW44以及SW4同时断开，在断开的后将耦合电容Cc上累积的四个阶段的总电压从Vout输出至图1中的电压灵敏放大器及数模转换模块7进行数字化。

图4、图6、图8和图10中黑色线表示导通路段和非导通路段。

以上四个阶段完成了一个4位的输入与1位权重相乘的电流镜加权电压转换过程。

本发明的存内计算单元采用ReRAM单元做权重值存储，相比SRAM的存储权重方法，ReRAM存储密度极大提升的同时还节约了硬件资源，相比于易失性的DRAM为基础的权重存储办法，ReRAM无需定时刷新，降低了功耗，且ReRAM为非易失性存储器件，掉电以后存储的权重信息不会丢失，在应用方面比较稳定。

本发明的加权电流镜电压转换模块6将输入的权重信息在相乘后通过不同倍数的镜像电流表达出来，并且将计算结果转换为电压累计，相比传统的单比特相乘存内计算无法表达过多的权重信息是一种权重信息的拓展，相比传统的多比特分组相乘存内计算解决方案，本发明省去了输入分组的操作，直接采用输入所在的位置即权重，降低了输入分组的功耗。

本发明宏单元单列为64列子阵列，若在实际应用中，可以通过配置，关闭部分子阵列或者添加相同阵列，增强了应用的灵活性。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims

1.一种基于ReRAM的可重构电流镜加权电路，其特征在于，包括：输入译码及驱动模块、ReRAM计算单元阵列、列选模块和加权电流镜电压转换模块；

所述管P1的宽长比是所述管P0的1倍，所述管P2的宽长比是所述管P0的2倍，所述管P3的宽长比是所述管P0的4倍，所述管P4的宽长比是所述管P0的8倍；

所述管P1的源极连接电源VDD。

2.根据权利要求1所述的基于ReRAM的可重构电流镜加权电路，其特征在于，所述ReRAM计算单元阵列包括64列子阵列，各所述子阵列包括256行ReRAM计算单元。

3.根据权利要求2所述的基于ReRAM的可重构电流镜加权电路，其特征在于，所述ReRAM计算单元包括ReRAM存储单元和NMOS管T1；所述ReRAM存储单元用于存储权重值，所述NMOS管T1的栅极连接所述输入信号，所述ReRAM存储单元的输出连接所述NMOS管T1的漏极；各所述子阵列中，各所述NMOS管T1的源极共点连接，各所述ReRAM存储单元的输入共点连接。

4.根据权利要求1所述的基于ReRAM的可重构电流镜加权电路，其特征在于，所述基于ReRAM的可重构电流镜加权电路还包括电源管理模块，所述电源管理模块分别为所述输入译码及驱动模块、所述ReRAM计算单元阵列、所述列选模块和所述加权电流镜电压转换模块提供电源。

5.根据权利要求1所述的基于ReRAM的可重构电流镜加权电路，其特征在于，所述基于ReRAM的可重构电流镜加权电路还包括时序控制模块，所述时序控制模块与所述输入译码及驱动模块连接，所述时序控制模块用于控制所述输入信号的输入时序。

6.根据权利要求1所述的基于ReRAM的可重构电流镜加权电路，其特征在于，所述基于ReRAM的可重构电流镜加权电路还包括电压灵敏放大器及数模转换模块，所述电压灵敏放大器及数模转换模块与所述加权电流镜电压转换模块连接，所述电压灵敏放大器及数模转换模块用于放大所述加权电流镜电压转换模块的输出电压，并将放大后的所述输出电压进行数模转换。

7.根据权利要求1所述的基于ReRAM的可重构电流镜加权电路，其特征在于，所述管PS1、所述管PS2、所述管PS3、所述管PS4、所述管P0、所述管P1、所述管P2、所述管P3、所述管P4、所述管BP1、所述管BP2、所述管BP3和所述管BP4均为PMOS管。

8.根据权利要求1所述的基于ReRAM的可重构电流镜加权电路，其特征在于，所述管N1和所述管N0均为NMOS管。