CN115691613B - 一种基于忆阻器的电荷型存内计算实现方法及其单元结构 - Google Patents

Abstract

本发明公开了一种基于忆阻器的电荷型存内计算实现方法及其单元结构。本发明通过包含忆阻器、晶体管和电容的单元结构将忆阻器阻态转换成电荷存储在电容中，不同单元结构转换后的电荷再通过电容耦合的方式实现计算功能。区别于传统将忆阻器阻态转换成电流，再利用基尔霍夫电流定律进行计算的方法，本发明方法可以有效缓解器件涨落问题，极大减小计算时的电流并提高计算并行度，从而提高神经网络系统的计算能效和算力。

Description

一种基于忆阻器的电荷型存内计算实现方法及其单元结构

技术领域

本发明属于新型计算技术领域，具体涉及一种基于忆阻器的电荷型存内计算实现方法及单元结构。

背景技术

深度神经网络已经广泛地应用在计算机视觉和自然语言处理等人工智能领域。传统硬件平台在处理深度神经网络时，由于计算单元与存储单元的分离，使得大量的数据在两者之间传输，这导致了巨大的计算延迟和功耗开销。基于忆阻器的存内计算架构可以将计算单元和存储单元融合起来，并利用忆阻器的非易失特性，有效减少计算时的数据搬运，进而提高系统的计算能效和算力。

近年来，基于忆阻器的存内计算技术得到了广泛关注。主要利用基尔霍夫电流定律在源线（SL）上实现电流的累加，最后通过模数转换电路输出到下一级。这类方法可以在阵列内实现大规模矩阵向量乘操作，但是仍然存在一些问题：器件涨落问题会使得读出电流产生严重交叠，影响最终计算结果；阵列在工作时，会产生较大的静态电流，这将给阵列及其外围电路带来巨大的能量开销；提高阵列的并行度会继续增大静态电流，所以这类方法会限制阵列的并行度，最终使得阵列的计算算力受限。因此，目前在基于忆阻器的存内计算领域，还没有有效的方法可以减小阵列工作时的静态电流，以提升阵列的计算能效和算力。

发明内容

为了克服上述现有忆阻器存内计算技术的不足，本发明的目的是提出一种高效的基于忆阻器的电荷型存内计算实现方法，通过将忆阻器阻态转换成电荷，利用电容耦合的方式完成存内计算，以有效缓解器件涨落问题，极大减小计算时的电流并提高计算并行度，从而提高神经网络系统的计算能效和算力。

本发明的方法分为两部分：（1）通过一类单元结构将忆阻器阻态转换成电荷（该类单元结构不限定于某一种形式，可以包含多个忆阻器、晶体管和电容等）存储在电容中；（2）不同单元结构转换后的电荷通过电容耦合的方式实现计算功能。为了详细说明两部分内容，下面描述的具体单元结构和实现方案仅用以解释本发明基本原理，并不用于限定本发明。

本发明将忆阻器阻态转换成电荷的单元结构可以由一个或多个忆阻器、一个或多个晶体管和一个电容组成，例如：图1中所示的由两个NMOS晶体管、一个忆阻器和一个电容组成的2T1R1C单元结构，图7中所示的两个NMOS晶体管、两个忆阻器和1个电容组成的2T2R1C单元结构，图8中所示的三个NMOS晶体管、两个忆阻器和一个电容组成的3T2R1C单元结构。

下面以如图1所示的2T1R1C单元结构为例来说明本发明存内计算的实现方式。该单元结构由两个NMOS晶体管、一个忆阻器和一个电容组成，其中，第一NMOS晶体管（即图1中的T1）与忆阻器（R）串联，忆阻器的顶电极连接到位线BL，底电极连接到与其串联的NMOS晶体管的漏极，该NMOS晶体管的栅极连接到字线WL，源极连接到源线SL；忆阻器与第一NMOS晶体管相连的中点处连接到第二NMOS晶体管（即图1中的T2）的栅极；第二NMOS晶体管的源极连接到地，漏极连接到电容的顶极板，电容的底极板接地；计算线CL会通过一个开关连接到电容的顶极板。

利用该结构可以实现基本乘加操作。以下以神经网络中的基本乘加操作为例进行详细说明，该单元结构中的WL作为神经网络输入Input，忆阻器阻值作为神经网络权重Weight，电容顶极板的电压值作为神经网络输出Output，该结构可以完成神经网络中的基本乘操作（Output=Input×Weight），累加操作通过并行的多个单元结构间的电容耦合完成（Output_sum=Output₁+…+ Output_n，n代表大于1的整数）。表1列出了4种情况下的输入、权重和输出值的真值表，其中V_mid和VH表示电压值，R_H表示忆阻器高阻，R_L表示忆阻器低阻。

表1

该单元结构的基本工作原理如图2所示，共分为三个阶段，分别为单元复位阶段、单元计算阶段和耦合求和阶段。

单元复位阶段完成单元结构的复位操作，通过闭合与CL连接的开关，CL输入电压VH将单元结构中的电容重置到高电位后，将开关断开；同时BL与SL输入0V，使得第二NMOS晶体管的栅极电位为0V，即第二NMOS 晶体管处于关闭状态，不会将电容内的电荷泄露掉。

单元计算阶段完成单元结构的乘法操作，神经网络输入Input中的0和1分别对应WL输入电压0V和V_mid，其中V_mid会使得第一NMOS晶体管处于半打开状态，使其电阻R_T1处于忆阻器高阻和低阻之间，即R_L<R_T1<R_H。神经网络权重0和1分别对应忆阻器阻值R_L和R_H。BL输入V_read，SL输入0V，当输入和权重不同时，第二NMOS晶体管的栅极上形成的电阻分压将不同。当电阻分压为高电压（High voltage）时，会打开第二NMOS晶体管，从而将电容中的电荷清空，使得电容顶极板的电位为0V，即单元结构输出Output为0；当电阻分压为低电压（Lowvoltage）时，第二NMOS晶体管依然处于关闭状态不变，电容顶极板的电压值仍为VH，即单元结构输出Output为1。

耦合求和阶段完成多单元结构的输出结果求和操作。与单元复位阶段电位一致，BL和SL输入0V，保持第二NMOS晶体管的栅极电位为0V，即处于关闭状态。同时闭合与CL的开关，如图3所示，通过电容耦合的方式实现多个2T1R1C单元的计算结果的求和操作，最后CL的电位V_out即为最终的乘加结果Output_sum。

图4为4种不同输入和权重情况下的单元工作原理图，分别为输入1权重1输出1、输入1权重0输出0、输入0权重1输出0和输入0权重0输出0。

输入为1（V_mid）和权重为1（R_H）时，单元复位阶段会将电容顶极板重置到VH，重置后断开开关；单元计算阶段中，当BL输入V_read时，由于WL输入为V_mid，使得第一NMOS晶体管的电阻R _T1<R_H。第二NMOS晶体管的栅极会因为忆阻器与第一NMOS晶体管的电阻分压而处于低电压（Low voltage），使得第二NMOS晶体管关闭，电容顶极板仍然为VH，即输出为1；耦合求和阶段中，WL和BL都输入0V，使得第二NMOS晶体管的栅极电位为0V，第二NMOS晶体管处于关闭状态，闭合开关后，该单元会与其他单元进行电容耦合，实现累加求和操作。

输入为1（V_mid）和权重为0（R_L）时，单元复位阶段会将电容顶极板重置到VH，重置后断开开关；单元计算阶段中，当BL输入V_read时，由于WL输入为V_mid，使得第一NMOS晶体管的电阻R_T1>R_L。第二NMOS晶体管的栅极会因为忆阻器与第一NMOS晶体管的电阻分压而处于高电压（High voltage），使得第二NMOS晶体管打开，电容顶极板会置为0V，即输出为0；耦合求和阶段中，WL和BL都输入0V，使得第二NMOS晶体管的栅极电位为0V，第二NMOS晶体管处于关闭状态，闭合开关后，该单元会与其他单元进行电容耦合，实现累加求和操作。

输入为0（0）和权重为1（R_H）时，单元复位阶段会将电容顶极板重置到VH，重置后断开开关；单元计算阶段中，当BL输入V_read时，由于WL输入为0，第一NMOS晶体管处于关闭状态，使得其电阻R _T1>>R_H。第二NMOS晶体管的栅极会因为忆阻器与第一NMOS晶体管的电阻分压而处于高电压（High voltage），使得第二NMOS晶体管打开，电容顶极板会置为0V，即输出为0；耦合求和阶段中，WL和BL都输入0V，使得第二NMOS晶体管的栅极电位为0V，第二NMOS晶体管处于关闭状态，闭合开关后，该单元会与其他单元进行电容耦合，实现累加求和操作。

输入为0（0）和权重为0（R_L）时，单元复位阶段会将电容顶极板重置到VH，重置后断开开关；单元计算阶段中，当BL输入V_read时，由于WL输入为0，第一NMOS晶体管处于关闭状态，使得其电阻R_T1>>R_L。第二NMOS晶体管的栅极会因为忆阻器与第一NMOS晶体管的电阻分压而处于高电压（High voltage），使得第二NMOS晶体管打开，电容顶极板会置为0V，即输出为0；耦合求和阶段中，WL和BL都输入0V，使得第二NMOS晶体管的栅极电位为0V，第二NMOS晶体管处于关闭状态，闭合开关后，该单元会与其他单元进行电容耦合，实现累加求和操作。

图5以3个2T1R1C基本单元为例，说明了多单元并行模式下的电荷型计算的基本原理。在单元复位阶段，所有电容会重置到VH；单元计算阶段时，第1和3单元的计算结果为0，因此将电容内电荷释放掉即置为0V，第2个单元的计算结果为1，电容顶极板电位不变即仍为VH；在耦合求和阶段，3个单元的电容会通过CL进行耦合，最终电位会稳定在1/3VH，即最终乘累加结果为1（3个单元乘累加结果：0对应0，1/3VH对应1，2/3VH对应2，VH对应3）。

利用所述单元结构组成的n×m阵列实现公式1所示的向量矩阵乘计算：

    公式1

其中，n、m分别代表每一列和每一行上的单元结构个数。

下面以图1所示的单元结构为例来说明向量矩阵乘计算的实现方式。参见图6，位于每一列上的n个单元结构通过开关并联到同一根计算线CL，位于每一行的m个单元结构并联到同一根字线WL。在阵列计算前，将权重W_1,1~W_n,m写入到阵列中，W_n,m为0时忆阻器写入低阻R_L，W_n,m为1时忆阻器写入高阻R_H；写入成功后开始计算：

在单元复位阶段所有单元结构的输入置0，所有开关闭合，电容进行复位操作置为VH电位，阵列中的每一根计算线都会连接阵列外的模数转换电路（ADC），每一根计算线都会对应一个ADC，此时ADC处于关闭状态；

在单元计算阶段所有开关断开，电容中的电荷根据输入IN_n的不同进行保持和释放，每一行共享同一个输入，当计算完成后结果将全部存储在电容之中，ADC仍然处于关闭状态；

在耦合求和阶段所有单元结构的输入置0，所有开关闭合，同一列上的电容会进行耦合，第m列耦合后的电位为Vout_m；耦合结果通过ADC电路输出给数字电路，经过阵列外数字电路处理得到OUT_m。

除了上面描述的2T1R1C单元结构，还可以采用图7中所示的2T2R1C单元结构和图8中所示3T2R1C单元结构来实现上述计算功能。

区别于传统将忆阻器阻态转换成电流，再利用基尔霍夫电流定律进行计算的方法，本发明通过将忆阻器阻态转换成电荷，利用电容耦合的方式完成存内计算，该方法可以有效缓解器件涨落问题，极大减小计算时的电流并提高计算并行度。

附图说明

图1为本发明实施例一所述的2T1R1C基本单元结构图，该类结构将忆阻器阻态转换为电荷。

图2为本发明2T1R1C基本单元结构工作原理图。

图3为本发明采用2T1R1C基本单元结构在多单元并行模式下的耦合求和阶段工作原理图。

图4为本发明的2T1R1C基本单元结构在所有4种情况下的工作原理图。

图5为本发明在多单元并行模式下的电荷型计算原理图（以3个2T1R1C单元为例）。

图6为本发明实施例一中128×128计算单元完成向量矩阵乘的实施方案，包括（a）单元复位阶段、（b）单元计算阶段和（c）耦合求和阶段。

图7为本发明实施例二所述2T2R1C基本单元结构图及其工作原理图，包括（a）单元复位阶段、（b）单元计算阶段和（c）耦合求和阶段。

图8为本发明实施例三所述3T2R1C基本单元结构图及其工作原理图，包括（a）单元复位阶段、（b）单元计算阶段和（c）耦合求和阶段。

具体实施方式

为了更加清楚地阐明本发明的目的、技术方案与优点，下面结合附图，通过具体实施例进一步详细地说明本发明。此处描述的具体实施例仅用以解释本发明，并不用于限定本发明。

实施例一

以公式1的向量矩阵乘为例，利用128×128个如图1所示的2T1R1C计算单元实现该计算，其中输入IN₁~IN₁₂₈和权重W_1,1~W_128,128均为1 bit，输出OUT₁~OUT₁₂₈为7 bit。因为7 bit可以表示128个数，输入IN₁~IN₁₂₈和权重W_1,1~W_128,128进行乘加，输出范围是0~128，所以每一个OUT值可以近似用7bit表示。

在阵列计算前，需要将权重W_1,1~W_128,128写入到阵列中，W_n,n为0时忆阻器写入低阻R_L，W_n,n为1时忆阻器写入高阻R_H（n代表1~128的任一整数），写入成功后即可开始计算。

如图6中（a）所示，在单元复位阶段所有单元结构的输入置0，所有开关闭合，电容进行复位操作置为VH电位，此时模数转换电路（ADC）处于关闭状态。

如图6中（b）所示，在单元计算阶段所有开关断开，电容中的电荷会根据输入IN_n的不同进行保持和释放，每一行共享同一个输入，当计算完成后结果将全部存储在电容之中，ADC仍然处于关闭状态。

如图6中（c）所示，在耦合求和阶段所有单元结构的输入置0，所有开关闭合，同一列上的电容会进行耦合，第n列耦合后的电位为Vout_n。耦合结果会通过ADC电路输出给数字电路，经过阵列外数字电路处理得到OUT_n。

实施例二

如图7所示2T2R1C单元结构为例，该单元结构由两个NMOS晶体管、两个忆阻器和一个电容组成：其中位于左侧的第一NMOS晶体管（T1）的源极连接到源线SL，漏极连接忆阻器R1和R2相连的中点处，栅极连接字线WL，仅用于对忆阻器R1和R2进行编程，计算时第一NMOS晶体管处于关闭状态；忆阻器R1一端连接高位线BLP，另一端连接忆阻器R2；忆阻器R2一端连接低位线BLN，另一端连接忆阻器R1；位于右侧的第二NMOS晶体管（T2）的栅极连接忆阻器R1和R2相连的中点处，源极连接到地，漏极连接到电容的顶极板，电容的底极板接地；计算线CL会通过一个开关连接到电容的顶极板。

计算时WL为0，第一NMOS晶体管处于关闭状态，BLP通入高电压Vread，BLN通入低电压如0V，该方案通过R1与R2的电阻分压，最终使得第二NMOS晶体管对电容中的电荷进行保持和清空，实现将忆阻器阻态转换成电荷。

实施例三

如图8所示3T2R1C单元结构为例，该单元结构由三个NMOS晶体管和两个忆阻器组成：其中忆阻器R1和R2串联，它们上下端分别连接第一和第二NMOS晶体管（T1和T2）的漏极；第一和第二晶体管的栅极分别连接高字线WLP和低字线WLN，源极分别连接高位线BLP和低位线BLN，这两个NMOS晶体管均用于对忆阻器R1和R2进行编程，在计算时两个NMOS晶体管完全打开；位于右侧的第三NMOS晶体管（T3）的栅极连接忆阻器R1和R2相连的中点处，源极连接到地，漏极连接到电容的顶极板，电容的底极板接地；计算线CL会通过一个开关连接到电容的顶极板。

计算时WLP和WLN输入高电压，将第一和第二NMOS晶体管全部打开，BLP通入高电压Vread，BLN通入低电压如0V，该方案通过R1与R2的电阻分压，最终使得第三NMOS晶体管对电容中的电荷进行保持和清空，实现将忆阻器阻态转换成电荷。

以上实施例仅用以说明本发明的技术方案而非对其进行限制，本领域的普通技术人员可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明的精神和范围，本发明的保护范围应以权利要求所述为准。

Claims (2)

1.一种基于忆阻器的电荷型存内计算实现方法，其特征在于，首先通过一种包含晶体管、忆阻器和电容的单元结构将忆阻器阻态转换成电荷存储在电容中，然后通过不同单元结构间的电容耦合实现计算功能；

所述单元结构是由两个NMOS晶体管、一个忆阻器和一个电容组成的2T1R1C单元结构，其中，第一NMOS晶体管与忆阻器串联，忆阻器的顶电极连接到位线BL，底电极连接到与其串联的第一NMOS晶体管的漏极；第一NMOS晶体管的栅极连接到字线WL，源极连接到源线SL；忆阻器与第一NMOS晶体管相连的中点处连接到第二NMOS晶体管的栅极；第二NMOS晶体管的源极连接到地，漏极连接到电容的顶极板，电容的底极板接地；计算线CL通过一个开关连接到电容的顶极板；

利用n个并行的所述单元结构实现神经网络中的乘加操作：首先以单元结构中的字线WL作为神经网络输入Input，忆阻器阻值作为神经网络权重Weight，电容顶极板的电压值作为神经网络输出Output，利用所述单元结构完成神经网络中的基本乘操作Output=Input×Weight；然后通过不同单元结构间的电容耦合完成累加操作Output_sum=Output₁+…+Output_n，其中n代表大于1的整数；具体操作包括：

单元复位阶段：完成单元结构的复位操作；通过闭合与CL连接的开关，CL输入电压VH将单元结构中的电容重置到高电位后，将开关断开；同时BL与SL输入0V，使得第二NMOS晶体管的栅极电位为0V，即第二NMOS 晶体管处于关闭状态，不会将电容内的电荷泄露掉；

单元计算阶段：完成单元结构的乘法操作；神经网络输入Input中的0和1分别对应WL输入电压0V和V_mid，其中V_mid会使得第一NMOS晶体管处于半打开状态，使其电阻R_T1处于忆阻器高阻和低阻之间，即R_L<R_T1<R_H，神经网络权重0和1分别对应忆阻器阻值R_L和R_H；BL输入V_read，SL输入0V；当输入和权重不同时，第二NMOS晶体管的栅极上形成的电阻分压将不同：当电阻分压为高电压时，会打开第二NMOS晶体管，从而将电容中的电荷清空，使得电容顶极板的电位为0V，即输出Output为0；当电阻分压为低电压时，第二NMOS晶体管依然处于关闭状态不变，电容顶极板的电压值仍为VH，即输出Output为1；

耦合求和阶段：完成多个单元结构的输出结果求和操作；与单元复位阶段电位一致，BL和SL输入0V，保持第二NMOS晶体管的栅极电位为0V，即处于关闭状态；同时闭合与CL的开关，通过电容耦合的方式实现多个单元结构的计算结果的求和操作，最后CL的电位V_out即为最终的乘加结果Output_sum。

2.如权利要求1所述的方法，其特征在于，利用所述单元结构组成的n×m阵列实现公式1所示的向量矩阵乘计算：

       公式1

其中，n、m分别代表每一列和每一行上的单元结构个数，位于每一列上的n个单元结构通过开关并联到同一根计算线，位于每一行的m个单元结构并联到同一根字线WL；在阵列计算前，将权重W_1,1~W_n,m写入到阵列中，W_n,m为0时忆阻器写入低阻R_L，W_n,m为1时忆阻器写入高阻R_H；写入成功后开始计算：

在单元复位阶段所有单元结构的输入置0，所有开关闭合，电容进行复位操作置为VH电位，此时与计算线相连的位于阵列外的模数转换电路处于关闭状态；

在单元计算阶段所有开关断开，电容中的电荷根据输入IN_n的不同进行保持和释放，每一行共享同一个输入，当计算完成后结果将全部存储在电容之中，模数转换电路仍然处于关闭状态；

在耦合求和阶段所有单元结构的输入置0，所有开关闭合，同一列上的电容会进行耦合，第m列耦合后的电位为Vout_m；耦合结果通过模数转换电路输出给数字电路，经过阵列外数字电路处理得到OUT_m。

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