CN115273937A - 基于阻变存储器的高速低精度损失mac阵列及操作方法 - Google Patents

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CN115273937A CN202210702584.1A CN202210702584A CN115273937A CN 115273937 A CN115273937 A CN 115273937A CN 202210702584 A CN202210702584 A CN 202210702584A CN 115273937 A CN115273937 A CN 115273937A
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Abstract

本发明提供一种基于阻变存储器的高速低精度损失MAC阵列，存储有不同权重的相同位的1T1R阻变式存储单元分布在相邻的多条字线上；存储有相同权重的不同位的1T1R阻变式存储单元分布在同一条位线上，且以2n条字线为间隔；每个1T1R阻变式存储单元包括晶体管‑阻变存储器；阻变存储器包括电阻，电阻与所述晶体管相连接，字线与晶体管的栅端相连接，用于传输输入信号；源线与1T1R阻变式存储单元，且用于为电阻施加电压，以在位线上形成偏置电流，ADC模块与位线相连接，ADC模块用于对位线中的偏置电流进行转换以形成数字MAC运算结果，如此，有足够的空间配置更高精度的ADC模块的同时，使用高精度ADC模块可以实现对面积和功耗更好的优化。

Description

基于阻变存储器的高速低精度损失MAC阵列及操作方法
技术领域
本发明涉及存储器技术领域，更为具体地，涉及一种基于阻变存储器的高速低精度损失MAC阵列及操作方法。
背景技术
乘加运算(MAC)是神经网络(Neural network)最主要的计算方式，代表两组数(A0,A1,A2…)(B0,B1,B2…)分别的乘积的和(A0·B0+A1·B1+A2·B2+…)。阻变存储器作为一种非易失性存储器，利用器件的电阻状态来存储信息。当在器件两端施加电压时，输入电压和器件电阻分别代表1bit的信号，以输出电流的形式实现乘法运算。多个输出电流的和则代表了多个1bit输入信号与1bit存储信息的乘积和，即MAC运算。基于阻变存储器(RRAM)的MAC阵列具有高密度、低成本、高能效的特点。本发明提出了一种基于阻变存储器的MAC运算阵列架构，在保证较高的运算精度的基础上，利用输入信号时域上的区分，显著提高了计算速度。
在实际使用中，阻变存储器MAC阵列存在以下问题：1.实际尺寸通常大于1Mb，WL/BL引入大量的寄生电阻/电容，导致了在计算时，乘积和对应的电流范围交叠，产生读取错误；为了解决该问题，需要对每个ADC进行单独的调制，这在大算力大阵列的需求下，极大的增加了电路设计的难度和测试成本，严重降低了MAC运算的精度。2.由于较大的阵列导致代开BL和WL所需的充电时间很长，甚至出现超过实际运算所需脉冲时间的情况；逐行打开会导致运算过程中每根BL和WL的充放电，大大降低了操作速度。3.由于精度损失的问题，只能进行并行度受限的乘加运算，因此MAC运算速度有限，而由于每条BL均配有ADC，导致了ADC面积受限，ADC的性能也受到制约。
因此，亟需一种能够降低大阵列情况下寄生因素带来的运算误差和相应的难度，提高面积利用率和计算速度的基于阻变存储器的高速低精度损失MAC阵列及操作方法。
发明内容
鉴于上述问题，本发明的目的是提供一种基于阻变存储器的高速低精度损失MAC阵列，以解决阻变存储器MAC阵列实际尺寸通常大于1Mb，WL/BL引入大量的寄生电阻/电容，导致了在计算时，乘积和对应的电流范围交叠，产生读取错误，严重降低了MAC运算的精度；代开BL和WL所需的充电时间很长，甚至出现超过实际运算所需脉冲时间的情况；逐行打开会导致运算过程中每根BL和WL的充放电，大大降低操作速度，MAC运算速度有限的问题。
本发明提供的一种基于阻变存储器的高速低精度损失MAC阵列，包括1T1R阻变式存储单元、字线、源线、位线、ADC模块，其特征在于，
存储有不同权重的相同位的1T1R阻变式存储单元分布在相邻的多条字线上；
存储有相同权重的不同位的1T1R阻变式存储单元分布在同一条位线上，且以2n条字线为间隔；
每个1T1R阻变式存储单元包括晶体管-阻变存储器；
所述阻变存储器包括电阻，所述电阻与所述晶体管相连接，且所述电阻可高可低；
所述字线与所述晶体管的栅端相连接，所述字线被译码器控制，所述字线用于传输输入信号；
所述源线与所述1T1R阻变式存储单元，且所述源线用于为所述电阻施加电压，以在所述位线上形成偏置电流；
所述ADC模块与所述位线相连接，所述ADC模块用于对所述位线中的偏置电流进行转换以形成数字MAC运算结果。
优选地，所述偏置电流基于所述输入信号与所述电压生成，反映所述输入信号与所述电阻的乘积。
优选地，还包括控制单元，
所述控制单元用于同时打开间隔为2n的多条字线和预设间隔的多条位线，以形成多个1T1R阻变式存储单元的总计数字MAC运算结果，完成所述输入信号与所述电阻的乘积的求和运算。
优选地，所述位线的预设间隔为8m；m小于等于16。
优选地，所述控制单元还用于在同时打开间隔为2n的多条字线之前，对所述间隔为2n的多条字线进行置位操作和复位操作；
n小于或等于5。
优选地，所述置位操作为：所述位线、所述字线施加高电压，所述源线接地；
所述复位操作为：所述字线、所述源线施加高电压，所述位线接地。
优选地，所述字线在所述置位操作中的电压值为在所述复位操作中的电压值的一半以下。
优选地，所有位线连接到同一ADC模块上。
本发明还提供一种基于阻变存储器的高速低精度损失MAC阵列操作方法，基于如前所述的基于阻变存储器的高速低精度损失MAC阵列实现，包括：
同时打开基于阻变存储器的高速低精度损失MAC阵列中间隔为2n的多条字线、预设间隔的位线和源线；
基于所述字线传输输入信号，基于所述源线为所述基于阻变存储器的高速低精度损失MAC阵列中的电阻施加电压，以在所述位线上形成偏置电流；
通过所述基于阻变存储器的高速低精度损失MAC阵列中的ADC模块用于对所述位线中的偏置电流进行转换以形成数字MAC运算结果。
优选地，在同时打开间隔为2n的多条字线之前，对所述间隔为2n的多条字线进行置位操作和复位操作；n小于或等于5；
所述置位操作为：所述位线、所述字线施加高电压，所述源线接地；
所述复位操作为：所述字线、所述源线施加高电压，所述位线接地。
从上面的技术方案可知，本发明提供的基于阻变存储器的高速低精度损失MAC阵列，存储有不同权重的相同位的1T1R阻变式存储单元分布在相邻的多条字线上；存储有相同权重的不同位的1T1R阻变式存储单元分布在同一条位线上，且以2n条字线为间隔；每个1T1R阻变式存储单元包括晶体管-阻变存储器；阻变存储器包括电阻，所述电阻与所述晶体管相连接，且所述电阻可高可低；字线与所述晶体管的栅端相连接，所述字线被译码器控制，所述字线用于传输输入信号；源线与1T1R阻变式存储单元，且源线用于为电阻施加电压，以在位线上形成偏置电流，ADC模块与位线相连接，ADC模块用于对位线中的偏置电流进行转换以形成数字MAC运算结果，如此，有足够的空间配置更高精度的ADC模块的同时，使用高精度ADC模块可以实现对面积和功耗更好的优化。
附图说明
通过参考以下结合附图的说明书内容，并且随着对本发明的更全面理解，本发明的其它目的及结果将更加明白及易于理解。在附图中：
图1为根据本发明实施例的基于阻变存储器的高速低精度损失MAC阵列的示意图；
图2为根据本发明实施例的基于阻变存储器的高速低精度损失MAC阵列操作示意图；
图3为根据本发明实施例的基于阻变存储器的高速低精度损失MAC阵列操作方法的流程图；
具体实施方式
阻变存储器MAC阵列实际尺寸通常大于1Mb，WL/BL引入大量的寄生电阻/电容，导致了在计算时，乘积和对应的电流范围交叠，产生读取错误，严重降低了MAC运算的精度；代开BL和WL所需的充电时间很长，甚至出现超过实际运算所需脉冲时间的情况；逐行打开会导致运算过程中每根BL和WL的充放电，大大降低操作速度，MAC运算速度有限。
针对上述问题，本发明提供一种基于阻变存储器的高速低精度损失MAC阵列，以下将结合附图对本发明的具体实施例进行详细描述。
为了说明本发明提供的基于阻变存储器的高速低精度损失MAC阵列及操作方法，图1、图2对本发明实施例的基于阻变存储器的高速低精度损失MAC阵列进行了示例性标示；图3对本发明实施例的基于阻变存储器的高速低精度损失MAC阵列操作方法进行了示例性标示。
以下示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。对于相关领域普通技术人员已知的技术和设备可能不作详细讨论，但在适当情况下，所述技术和设备应当被视为说明书的一部分。
如图1所示，本发明实施例的基于阻变存储器的高速低精度损失MAC阵列，包括1T1R阻变式存储单元、字线、源线、位线、ADC模块，其中，存储有不同权重的相同位的1T1R阻变式存储单元分布在相邻的多条字线上；存储有相同权重的不同位的1T1R阻变式存储单元分布在同一条位线上，且以2n条字线为间隔；在本实施例中，存储不同权重的相同位的1T1R单元分布在同一区域(相邻的多条WL)的BL上。在进行同一位的MAC运算时，1T1R单元之间的寄生参数非常接近，减少同一位乘积和的误差；同一权重的不同位分布在同一BL上，且并非连续分布，而是以4/8/16/32根WL为间隔。以4根WL为间隔举例，WL0连接权重B00对应单元，WL4连接权重B01对应，WL8连接权重B02对应单元…通过同一权重不同位分散分布，有效地提高高位运算的精度。在AI运算中，低位的运算误差通常可以忽略，因此，该方法可以有效提高总体运算精度。
在图1、图2共同所示的实施例中，每个1T1R阻变式存储单元包括晶体管-阻变存储器；阻变存储器包括电阻，电阻与所述晶体管相连接，且电阻可高可低；字线与晶体管的栅端相连接，字线被译码器控制，字线用于传输输入信号；源线与1T1R阻变式存储单元，且源线用于为所述电阻施加电压，以在位线上形成偏置电流；ADC模块与位线相连接，ADC模块用于对位线中的偏置电流进行转换以形成数字MAC运算结果；在本实施例中，所有位线连接到同一ADC上，多根BL连接到同一ADC，实现多个权重和多个输入信号的多位乘积和的模数转换和，并在外围通过加法树进行更大规模的求和，如此能够减小占位空间，提高空间利用率，提高运算速度。
具体的，每个晶体管-阻变存储器(1T1R)单元用于保存权重的一位，当R电阻为高时表示0，当R电阻为低时表示1；WL(字线)受decoder控制，用于传输输入信号；SL(源线)用于施加固定的读取电压，并在BL(位线)上形成偏置电流，随后被ADC处理产生MAC运算结果；当1T1R单元的WL被置于高电平时，表示输入信号为1；由于1T1R单元存储1时，该电流较大，表示了输入信号和1T1R单元的乘积为1；当1T1R单元存储0时或者WL未被选通时，该单元所在BL电流很低，表示了输入信号和1T1R单元乘积为0；在本实施例中，偏置电流基于所述输入信号与所述电压生成，反映所述输入信号与所述电阻的乘积，通过同时打开多个WL，这些表示乘积的电流可以被形成一个总电流，从而实现了对乘积的求和。
在本实施例中，还包括控制单元，该控制单元用于同时打开间隔为2n的多条字线和预设间隔的多条位线，以形成多个1T1R阻变式存储单元的总计数字MAC运算结果，完成所述输入信号与所述电阻的乘积的求和运算；位线的预设间隔为8m；m小于等于16；该控制单元还用于在同时打开间隔为2n的多条字线之前，对所述间隔为2n的多条字线进行置位操作和复位操作；n小于或等于5；其中，置位操作为：位线、字线施加高电压，源线接地；复位操作为：字线、源线施加高电压，位线接地；其中，字线在置位操作中的电压值为在复位操作中的电压值的一半以下。
在一个具体实施例，在运算操作时，每次同时打开多条WL(下文中以4为例)，例如上述WL0，WL4，WL8…表示对同一权重的不同位(B00，B01，B02…)与输入信号求乘积和，此时需要对BL和WL均进行控制，BL为输入信号的某一位(ANx)，打开，而WL则根据对应权重的位数(第m位、第m+1位、第m+2位、第m+3位)分别打开1,2,4,8个脉冲周期，因此在时域上，BL上流经的电流所积累的总电荷为pulse width*(B00*ANx+2*B01*ANx+4B02*ANx+8*B03*ANx)，即B04-0*ANx的结果。经过ADC采样电容进行转换即可实现多位MAC运算结果的求和。
如图1所示，WL间隔为4，BL间隔为8，实际情况可根据需要进行调整为4，8，16，32等值，计算为int8(可根据实际应用调整)。可以看到WL0上分布有B0-B7的第0位，而B0的第0-7位则分布在BL0上，分在位于WL0,WL4,WL8,WL12,WL16,WL20,WL24,WL28上，其余权重以此类推。
图2为本实施例中MAC阵列的操作方法，每次计算时，打开多条WL，此处以同时打开4条WL的int8型运算为例，图2中(a)部分和图2中(b)部分分别代表B0的低4位和高4位。在进行运算时BL给定输入AN的第x位(ANx)。在第一个操作周期内打开WL0,WL4,WL8,WL12，并且给定的脉冲如图2中的(c)部分所示。明显可见，多条WL同时打开成倍地见笑了WL预充电所耗费的时间，通过控制WL上PW时间的宽度，可以对BL和ADC连接处的电容进行充电，电荷量表达式为PW*(B00*ANx+2*B01*ANx+4B02*ANx+8*B03*ANx)，即代表了B03-0和ANx的乘积和。以此类推，可以如图2(b)部分所示，计算B07-4和ANx的乘积和。同时计算4条WL所需时间显著小于逐行打开4条WL所需时间的总和。
并且，由于ADC(ADC模块)为多条BL共用，因此ADC模块有更大的空间。例如在上文所述的4条WL同时打开的int8型MAC运算中，对于3*3kernal，ADC每次运算所处理的电荷信息代表一个10位乘加和的结果。由于常用ADC设计12位以下精度所耗费的功耗是非线性增长，因此在本发明的MAC阵列架构和操作模式下，有足够的空间配置更高精度的ADC的同时，使用高精度ADC可以实现对面积和功耗更好的优化。
如上所述，本发明提供的基于阻变存储器的高速低精度损失MAC阵列，存储有不同权重的相同位的1T1R阻变式存储单元分布在相邻的多条字线上；存储有相同权重的不同位的1T1R阻变式存储单元分布在同一条位线上，且以2n条字线为间隔；每个1T1R阻变式存储单元包括晶体管-阻变存储器；阻变存储器包括电阻，所述电阻与所述晶体管相连接，且所述电阻可高可低；字线与所述晶体管的栅端相连接，所述字线被译码器控制，所述字线用于传输输入信号；源线与1T1R阻变式存储单元，且源线用于为电阻施加电压，以在位线上形成偏置电流，ADC模块与位线相连接，ADC模块用于对位线中的偏置电流进行转换以形成数字MAC运算结果，如此，有足够的空间配置更高精度的ADC模块的同时，使用高精度ADC模块可以实现对面积和功耗更好的优化。
如图2、图3共同所示，本发明还提供一种基于阻变存储器的高速低精度损失MAC阵列操作方法，基于如前所述的基于阻变存储器的高速低精度损失MAC阵列实现，包括：
S1：同时打开基于阻变存储器的高速低精度损失MAC阵列中间隔为2n的多条字线、预设间隔的位线和源线；
S2：基于所述字线传输输入信号，基于所述源线为所述基于阻变存储器的高速低精度损失MAC阵列中的电阻施加电压，以在所述位线上形成偏置电流；
S3：通过所述基于阻变存储器的高速低精度损失MAC阵列中的ADC模块用于对所述位线中的偏置电流进行转换以形成数字MAC运算结果。
在同时打开间隔为2n的多条字线之前，对所述间隔为2n的多条字线进行置位操作和复位操作；n小于或等于5；
所述置位操作为：所述位线、所述字线施加高电压，所述源线接地；
所述复位操作为：所述字线、所述源线施加高电压，所述位线接地。
具体在操作时，每次同时打开多条WL(下文中以4为例)，例WL0，WL4，WL8…表示对同一权重的不同位(B00，B01，B02…)与输入信号求乘积和，此时需要对BL和WL均进行控制，BL为输入信号的某一位(ANx)，打开，而WL则根据对应权重的位数(第m位、第m+1位、第m+2位、第m+3位)分别打开1,2,4,8个脉冲周期，因此在时域上，BL上流经的电流所积累的总电荷为pulse width*(B00*ANx+2*B01*ANx+4B02*ANx+8*B03*ANx)，即B04-0*ANx的结果。经过ADC采样电容进行转换即可实现多位MAC运算结果的求和。
每次计算时，打开多条WL，此处以同时打开4条WL的int8型运算为例，图2中(a)部分和图2中(b)部分分别代表B0的低4位和高4位。在进行运算时BL给定输入AN的第x位(ANx)。在第一个操作周期内打开WL0,WL4,WL8,WL12，并且给定的脉冲如图2中的(c)部分所示。明显可见，多条WL同时打开成倍地见笑了WL预充电所耗费的时间，通过控制WL上PW时间的宽度，可以对BL和ADC连接处的电容进行充电，电荷量表达式为PW*(B00*ANx+2*B01*ANx+4B02*ANx+8*B03*ANx)，即代表了B03-0和ANx的乘积和。以此类推，可以如图2(b)部分所示，计算B07-4和ANx的乘积和。同时计算4条WL所需时间显著小于逐行打开4条WL所需时间的总和。
由于ADC(ADC模块)为多条BL共用，因此ADC模块有更大的空间。例如在上文所述的4条WL同时打开的int8型MAC运算中，对于3*3kernal，ADC每次运算所处理的电荷信息代表一个10位乘加和的结果。由于常用ADC设计12位以下精度所耗费的功耗是非线性增长，因此在本发明的MAC阵列架构和操作模式下，有足够的空间配置更高精度的ADC的同时，使用高精度ADC可以实现对面积和功耗更好的优化。
通过上述实施方式可以看出，本发明提供的基于阻变存储器的高速低精度损失MAC阵列操作方法，基于如前所述的基于阻变存储器的高速低精度损失MAC阵列实现，首先同时打开基于阻变存储器的高速低精度损失MAC阵列中间隔为2n的多条字线、预设间隔的位线和源线；再基于字线传输输入信号，基于源线为基于阻变存储器的高速低精度损失MAC阵列中的电阻施加电压，以在位线上形成偏置电流；通过基于阻变存储器的高速低精度损失MAC阵列中的ADC模块用于对位线中的偏置电流进行转换以形成数字MAC运算结果，如此，有足够的空间配置更高精度的ADC的同时，使用高精度ADC可以实现对面积和功耗更好的优化。
如上参照附图以示例的方式描述了根据本发明提出的基于阻变存储器的高速低精度损失MAC阵列及操作方法。但是，本领域技术人员应当理解，对于上述本发明所提出的基于阻变存储器的高速低精度损失MAC阵列及操作方法，还可以在不脱离本发明内容的基础上做出各种改进。因此，本发明的保护范围应当由所附的权利要求书的内容确定。

Claims (10)

1.一种基于阻变存储器的高速低精度损失MAC阵列，包括1T1R阻变式存储单元、字线、源线、位线、ADC模块，其特征在于，
存储有不同权重的相同位的1T1R阻变式存储单元分布在相邻的多条字线上；
存储有相同权重的不同位的1T1R阻变式存储单元分布在同一条位线上，且以2n条字线为间隔；
每个1T1R阻变式存储单元包括晶体管-阻变存储器；
所述阻变存储器包括电阻，所述电阻与所述晶体管相连接，且所述电阻可高可低；
所述字线与所述晶体管的栅端相连接，所述字线被译码器控制，所述字线用于传输输入信号；
所述源线与所述1T1R阻变式存储单元，且所述源线用于为所述电阻施加电压，以在所述位线上形成偏置电流；
所述ADC模块与所述位线相连接，所述ADC模块用于对所述位线中的偏置电流进行转换以形成数字MAC运算结果。
2.如权利要求1所述的基于阻变存储器的高速低精度损失MAC阵列，其特征在于，
所述偏置电流基于所述输入信号与所述电压生成，反映所述输入信号与所述电阻的乘积。
3.如权利要求2所述的基于阻变存储器的高速低精度损失MAC阵列，其特征在于，还包括控制单元，
所述控制单元用于同时打开间隔为2n的多条字线和预设间隔的多条位线，以形成多个1T1R阻变式存储单元的总计数字MAC运算结果，完成所述输入信号与所述电阻的乘积的求和运算。
4.如权利要求3所述的基于阻变存储器的高速低精度损失MAC阵列，其特征在于，
所述位线的预设间隔为8m；m小于等于16。
5.如权利要求3所述的基于阻变存储器的高速低精度损失MAC阵列，其特征在于，
所述控制单元还用于在同时打开间隔为2n的多条字线之前，对所述间隔为2n的多条字线进行置位操作和复位操作；
n小于或等于5。
6.如权利要求5所述的基于阻变存储器的高速低精度损失MAC阵列，其特征在于，
所述置位操作为：所述位线、所述字线施加高电压，所述源线接地；
所述复位操作为：所述字线、所述源线施加高电压，所述位线接地。
7.如权利要求6所述的基于阻变存储器的高速低精度损失MAC阵列，其特征在于，
所述字线在所述置位操作中的电压值为在所述复位操作中的电压值的一半以下。
8.如权利要求1所述的基于阻变存储器的高速低精度损失MAC阵列，其特征在于，
所有位线连接到同一ADC模块上。
9.一种基于阻变存储器的高速低精度损失MAC阵列操作方法，基于如权利要求1-8任一所述的基于阻变存储器的高速低精度损失MAC阵列实现，包括：
同时打开基于阻变存储器的高速低精度损失MAC阵列中间隔为2n的多条字线、预设间隔的位线和源线；
基于所述字线传输输入信号，基于所述源线为所述基于阻变存储器的高速低精度损失MAC阵列中的电阻施加电压，以在所述位线上形成偏置电流；
通过所述基于阻变存储器的高速低精度损失MAC阵列中的ADC模块用于对所述位线中的偏置电流进行转换以形成数字MAC运算结果。
10.如权利要求9所述的基于阻变存储器的高速低精度损失MAC阵列操作方法，其特征在于，
在同时打开间隔为2n的多条字线之前，对所述间隔为2n的多条字线进行置位操作和复位操作；n小于或等于5；
所述置位操作为：所述位线、所述字线施加高电压，所述源线接地；
所述复位操作为：所述字线、所述源线施加高电压，所述位线接地。
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* Cited by examiner, † Cited by third party
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CN115691613A (zh) * 2022-12-30 2023-02-03 北京大学 一种基于忆阻器的电荷型存内计算实现方法及其单元结构

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