CN114067884A - 用于存储器中卷积计算的方法和对应的集成电路 - Google Patents

用于存储器中卷积计算的方法和对应的集成电路 Download PDF

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Abstract

本公开的实施例涉及用于存储器中卷积计算的方法和对应的集成电路。在一个实施例中，一种用于利用权重因子对输入值进行卷积计算(CNVL)的方法包括将输入值转换为电压信号，并且在相应时隙之上在非易失性存储器点阵列中的所选择的位线上连续施加电压信号，每个存储器点包括耦合到位线并且具有与权重因子相对应的电阻状态的相变电阻存储器单元、以及与相变电阻存储器单元串联耦合并且具有与字线耦合的基极端子的双极选择晶体管，其中相应电压信号偏置相应相变存储器单元，在连续时隙之上对由偏置相应相变电阻存储器单元的电压信号产生、并且流过所选择的字线的读取电流进行积分，并且将积分后的读取电流转换为输出值。

Description

用于存储器中卷积计算的方法和对应的集成电路
相关申请的交叉引用
本申请要求于2020年8月6日提交的法国专利申请No.2008327的权益，该申请通过引用并入本文。
技术领域
本公开涉及卷积计算，特别是存储器中计算，例如神经网络的各层之间的卷积计算。
背景技术
在神经网络技术领域，术语“卷积计算”是指在有限数目的输入值的输入空间到有限数目的输出值的输出空间之间的计算，其中每个输出值的计算使用所有输入值。用于这种计算最方便的数学表达式是卷积矩阵运算符与输入值的向量的矩阵乘积，从而得到输出值的向量。因此，每个输出值都通过乘法与累加运算获取。
术语“存储器中计算”表示在存储计算参数的电路(称为存储器)中实时执行的计算，并且与经典计算基本上不同，这是因为存储器中计算不需要从存储器向处理单元传输值和参数，该处理单元将执行计算。此外，处理单元通常在能够同时计算的基本运算的数目中受到限制，而存储器中计算通常独立于计算元素的数量、根据存储器中计算机的有限容量来一次计算所有结果并且提供它们。
经典的存储器中计算是通过电阻存储器阵列来执行的，其中每个存储器点具有已经根据计算参数编程的电阻值。数字输入值被转换为施加在存储器点的行线上的电压信号，其中具有符合欧姆定律的强度的电流流过每个存储器点。流过列线的电流通过基尔霍夫定律被求和并且转换为数字输出值，因此每个输出值都来自输入值的乘法与累加运算。
用于选择在阵列中的电阻存储器点的经典技术使用MOS(金属氧化物半导体的首字母缩写词，技术人员公知的首字母缩写词)存取晶体管，也称为选择器。MOS晶体管特别地针对它们双向流动电流的能力而被使用，这在某些电阻存储器技术中是强制性的，例如用于对单元进行编程的MRAM(磁性随机存取存储器)。
然而，MOS晶体管尺寸通常必须足够大以驱动高强度写入电流，并且考虑到施加到MOS的栅极氧化物的通常升高的电压，按比例缩小MOS选择器引入了可靠性问题。
发明内容
实施例提供了可以按比例缩小、同时对使用条件保持可靠和弹性的存储器中计算方法和装置。
另外的实施例使用包括多个相变存储器单元以及用作单元选择器的多个双极晶体管BJT的阵列来执行卷积计算。
根据一个实施例，一种用于利用权重因子对输入值进行卷积计算的方法，该方法包括：将输入值转换为电压信号，并且在相应时隙之上在非易失性存储器点阵列中的所选择的位线上连续施加电压信号，每个存储器点包括相变电阻存储器单元和双极选择晶体管，相变电阻存储器单元与位线耦合并且具有与权重因子相对应的电阻状态，双极选择晶体管与该单元串联耦合并且具有与字线耦合的基极端子，电压信号因此偏置相应相变存储器单元；在连续时隙之上对由偏置相应相变电阻存储器单元的电压信号产生、并且流过所选择的字线的读取电流进行积分；以及将积分后的读取电流转换为输出值。
在该方法中使用的存储器点因此可以非常紧凑，这是因为它们包括双极晶体管作为选择器。双极晶体管确实可以缩小到非常紧凑的占位面积，同时显示出高电流驱动能力并且保持高度可靠。
由于相变电阻存储器，允许有利地使用双极晶体管，这是因为可以根据具有单向电流流动的信号的形状来写入(即，设置或重置)相电阻存储器单元。
与通过基尔霍夫定律对同时在一条线上流动的电流相加的经典技术相对的，在这方面上，在相应时隙之上施加电压信号将字线中的电压损失一次限制为单个相变存储器单元的电流，并且因此不会对整个架构的性能产生负面影响。对所产生的读取电流进行积分可以有效地对电流求和。备选地，如果一个单元的电压损失足够低，则可以同时激活多于一个的存储器单元，或者时隙可以重叠。
根据一个实施例，该方法包括执行解码操作，来每个输入值选择一个所选择的位线并且每个输出值选择一个所选择的字线。
换言之，由于每个存储器点位于一个位线与一个字线的交叉处，因此可以访问每个存储器点。例如，选择位线可以通过将位线偏置到电压信号来实现，而选择字线可以通过将所选择的字线接地、并且将未所选择的字线偏置到被配置为不驱动电流通过线路的抑制电位来实现。
根据一个实施例，选择双极晶体管被提供有小于1的β增益。
“β增益”(贝塔增益)是正向有源区域中的直流(DC)集电极电流与直流基极电流的公知比率，并且也称为“共发射极电流增益”或“h参数hFE”。
因此，在选择双极晶体管中，改善了流向字线的基极电流并且限制了集电极电流损失。
根据一个实施例，选择双极晶体管以多发射极双极元件组的形式被提供，每个多发射极双极元件包括相应数目的发射极区域，具有耦合到相同字线的两个对称基极端子的共享基极区域、以及共享接地集电极区域，每个相变电阻存储器单元与相应发射极区域耦合。
该实施例为选择双极晶体管提供了非常紧凑的结构。例如，在多发射极双极元件中，选择双极晶体管可以按四组分组，包括例如四个对准的发射极区域和位于线两端的基极区域。
根据一个实施例，卷积计算包括执行输入值与权重因子的乘法与累加运算，每个运算产生一个输出值，并且该方法包括将相变电阻存储器单元编程为与相应权重因子相对应的电阻状态。
在卷积计算之前，即在接收输入值之前，对相变电阻存储器单元进行编程。
根据一个实施例，对相变电阻存储器单元进行编程包括对于每个可能的电阻状态使写入电流仅在一个方向上流动，例如从存储器单元到选择双极晶体管。
根据一个实施例，在连续时隙之上对读取电流进行积分使用积分器电路，该积分器电路包括与反馈回路耦合的放大器，反馈回路包括电容元件和能够响应于符号控制信号而反转反馈回路中的电容元件的极性的开关电路。
因此，积分可以通过反转电容元件的极性来积分负值，并且允许例如计算正和/或负权重因子。
根据一个实施例，将输入值转换为电压信号包括：除了每个输入值的净转换电压，还生成补偿选择双极晶体管的阈值电压的偏移电压。
根据一个实施例，将输入值转换为电压信号包括通过模拟读取电流在偏置条件下模拟选择双极晶体管，以便在原位条件下生成偏移电压。
因此，在这些实施例中，双极晶体管的阈值电压的工艺变化和温度变化得到补偿，而将输入值转换为电压信号不受这种补偿的影响，并且因此可以被优化，例如在精度和动态范围方面被优化。
根据一个实施例，时隙校准操作包括调节与参考相变电阻存储器单元、以及与参考输出值相关的时隙的持续时间，以补偿相变电阻存储器单元的电导以及选择双极晶体管的β增益的可能的温度和的工艺变化。
根据一个实施例，调节时隙持续时间包括：模拟对读取电流进行积分产生的输出值，读取电流由在可调时隙期间对参考相变电阻存储器单元进行偏置的参考电压信号产生；以及比较模拟输出值与参考输出值以调节时隙持续时间。
因此，在这些实施例中，相变电阻存储器单元的电导以及选择双极晶体管的β增益的工艺变化和温度变化被原位补偿，这允许提供未损坏的输出值。
根据另一方面，一种用于利用权重因子对输入值进行卷积计算的集成电路包括：非易失性存储器点阵列，每个非易失性存储器包括相变电阻存储器单元和选择双极晶体管单元，相变电阻存储器单元与位线耦合并且被配置为具有与权重因子相对应的电阻状态，选择双极晶体管单元与单元串联耦合并且具有与字线耦合的基极端子；输入转换器电路，被配置为接收输入值并且将输入值转换为电压信号以及在相应时隙之上在所选择的位线上连续施加电压信号；以及输出转换器电路，被配置为：在连续时隙之上对由偏置相应相变电阻存储器单元的电压信号产生、并且流过所选择的字线的读取电流进行积分，以及将积分后的读取电流转换为输出值。
根据一个实施例，该集成电路包括解码器电路，该解码器电路被配置为每个输入值选择一个所选择的位线，并且每个输出值选择一个所选择的字线。
根据一个实施例，选择双极晶体管被配置为具有低于1的β增益。
根据一个实施例，选择双极晶体管被分组为多发射极双极元件，每个多发射极双极元件包括相应数目的发射极区域、具有耦合到相同字线的两个对称基极端子的共享基极区域、以及共享接地集电极区域，每个相变电阻存储器单元与相应发射极区域耦合。
根据一个实施例，卷积计算包括输入值与权重因子的乘法与累加运算，每个运算产生一个输出值，并且相变电阻存储器单元被配置为被编程为与相应权重系数相对应的电阻状态。
根据一个实施例，对于每个可能的电阻状态，相变电阻存储器单元能够通过使写入电流仅在一个方向上流动来被编程。
根据一个实施例，对于每个所选择的字线，输出转换器电路包括积分器电路，积分器电路包括与反馈回路耦合的放大器，反馈回路包括电容元件和能够响应于符号控制信号而反转反馈回路中的电容元件的极性的开关电路。
根据一个实施例，输入转换器电路被配置为：除了每个输入值的净转换电压，还生成补偿选择双极晶体管的阈值电压的偏移电压。
根据一个实施例，输入转换器电路包括存储器点模拟电路，该存储器点模拟电路被配置为通过模拟读取电流在偏置条件下模拟选择双极晶体管，以便在原位条件下生成偏移电压。
根据一个实施例，时隙校准电路被配置为调节与参考相变电阻存储器单元相关以及与参考输出值相关的时隙持续时间，以补偿电阻相变存储器单元的电导以及选择双极晶体管的β增益的可能的温度变化和工艺变化。
根据一个实施例，时隙校准电路包括：存储器点模拟电路和输出转换器电路模拟电路，被配置为模拟对读取电流进行积分产生的输出值，读取电流由在可调时隙期间对参考相变电阻存储器单元进行偏置的参考电压信号产生；以及比较器，被配置为将模拟输出值与参考输出值进行比较以控制调节时隙持续时间的校准反馈电路。
附图说明
本发明的其他优点和特征应当通过对本发明的非限制性实施例的详细描述及其所附附图的检查而显现，在附图中：
图1示出了人工神经网络的示例及其数学表示；
图2示出了根据实施例的非易失性存储器点；
图3示出了相变电阻存储器单元PCM的写入机制；
图4示出了根据实施例的非易失性存储器点阵列的一部分，如关于图2描述的；
图5示出了选择双极晶体管的紧凑实施例的阵列的半导体级的截面图；
图6示出了被配置为补偿双极晶体管的阈值电压的工艺和温度变化的输入转换器电路的实施例；以及
图7示出了被配置为补偿影响卷积计算的参数的过程和温度变化的输入转换器电路的实施例。
具体实施方式
图1示出了人工神经网络的示例，包括“神经元”层A1-A2-A3、B1-B2-B3，其中每个神经元通过相应数目的“突触”连接到前一层的所有神经元。这种仿生措辞说明了该技术领域所涉及的计算机制，其中输入空间的所有值(例如，第一层的神经元A1-A3)都通过权重因子Wi1、Wi2、Wi3(即，突触)被加权并且针对输出空间的每个值Bi(例如，第二层的神经元B1-B3)被累加。这种计算称为卷积计算CNVL。输入空间和输出空间由有限数目的值(神经元)组成，并且这些空间的维度可以从输入空间到输出空间变化，并且可以大于(或小于)3(在图示示例中，两个空间的维度是3)。
右侧示出了适用于人工神经网络的这种卷积计算CNVL的方便数学表达式，其中输入空间的维度为n，而输出空间的维度为m。
该表达式基本上是应用于输入向量VECTIN并且产生输出向量VECTOUT的卷积矩阵运算符MTXOP。矩阵运算符MTXOP具有根据权重值(即，突触)而设置的系数W11-Wmn，而输入向量VECTIN具有输入值A1-An，并且输出向量VECTOUT具有值B1-Bm。
每个输出值Bi因此根据专用系数Wij通过对输入值Aj的相应乘法与累加序列MACi获取。因此，每个权重因子Wij专用于唯一的一对一个输入值Aj和一个输出值Bi。
图2示出了非易失性存储器点MPTij的实施例，其与旨在执行存储器中卷积计算的阵列隔离。如图4所示，阵列包括多个这样的存储器点MPTij，存储器点可以通过相应字线组织成行，并且通过相应位线组织成列。
存储器点MPTij包括相变电阻存储器单元PCMij，相变电阻存储器单元包括第一端子T1和第二端子T2。第一端T1耦合到位线BLj，并且第二端子T2与选择双极晶体管BJTij的发射极端子E耦合。选择双极晶体管BJTij的基极端子B耦合到字线WLi。选择双极晶体管BJTij的集电极端子C耦合到参考地电位GND。
这样，通过分别选择与存储器点MPTij耦合的字线WLi和位线BLj二者，可以在阵列中选择性地访问存储器点MPTij的行和列，以便访问单元PCMij以进行写入和读取操作。
相变电阻存储器单元PCMij在其端子T1与T2之间呈现可编程电阻(以及作为电阻的倒数的可编程电导Gij)。可编程电阻/电导Gij可以通过写入操作来设置。
因此，在位线BLj与字线WLi之间的给定偏置条件下，从位线BLj流向字线WLi的电流与电导Gij成比例，并且允许读取由单元PCMij存储的信息。
更准确地，在示例读取操作中，选择双极晶体管BJTij的基极端子B被偏置到地电压VB＝0V，而单元PCMij的第一端子T1被偏置到位线电压VBL。因此，跨单元的端子T1、T2的读取电压VSE等于位线电压VBL减去发射极基极电压VEB。因此，为了使用给定读取电压VSE，位线电压被设置为VBL＝VSE+VEB。
从单元PCMij流向发射极端子E的电流IE具有电导Gij乘以读取电压VSE的乘积的强度，即IE＝Gij*VSE。
图3示出了相变电阻存储器单元PCM的有利示例的写入机制。相同的附图标记用于表示与图2中相同的元件。
相变材料GST具有改变其相(材料的物理固态)的能力。例如，相变材料GST(与元素锗G、锑S和碲T的化学符号有关)因此提供了化学计量成分“GexSbyTez”，经典的Ge2Sb2Te5，其天然状态是结晶或多晶PC。加热元件HTR与相变材料GST的一侧接触。
第一端子T1对应于与相变材料PCM的一侧(自由侧)接触的顶部电极。第二端子T2对应于与加热元件HTR的相对(自由)侧接触的底部电极。
当足够高的电流在第一端子T1与第二端子T1之间流动并且通过加热元件HTR时，焦耳效应产生可以被控制的温度条件，使得相变材料GST的相以可逆方式被控制。
因此，可以超过材料GST的熔化温度以产生非晶相，或保持在材料GST的结晶温度与熔化温度之间以产生结晶或多晶相。
因此，重置写入操作IRST可以将相变材料GST的局部体积改变为非晶相AM，并且设置写入操作IST可以将非晶局部体积改变回结晶或多晶相PC。
在重置状态RST，如图3的左侧所示，单元PCM包括局部体积的非晶相变材料GST，其呈现出高电阻(其可以被同化为无限电阻值)。
在设置状态ST中，如图3右侧所示，单元PCM包括导致正常(即，较低)电阻值的完全结晶化的相变材料GST。
重置写入操作可以通过针对短时间IRST注入高矩形电流脉冲来执行，例如针对100ns(纳秒)的240μA(微安)，和/或针对100ns的270μA，和/或针对100ns的300μA。
可以通过注入具有缓慢电流减少斜率IST的梯形电流脉冲来执行设置写入操作，例如160μA以0.045μA/ns减少至零，和/或230μA以0.045μA/ns减少至零，和/或260μA以0,045μA/ns减少至零。
参考图2，在重置和设置写入操作期间，选择双极晶体管BJTij的基极端子B被偏置到大约0V，即接地参考电压，并且写入电流脉冲通过基极端子B和集电极端子C疏散。
图4示出了并入旨在执行存储器卷积计算的集成电路IC中的非易失性存储器点MPTij的阵列ARR的一部分的实施例，如关于图2描述的。
因此，非易失性存储器点每个与位线BL1、BL2、BL3、BL4以及字线WL1、WLi耦合。
存储器点MPTij被选择和激活以通过输入转换器电路INCVRT和输出转换器电路OUTCVRT执行卷积计算。
输入转换器电路INCVRT包括数模转换器DAC，该数模转换器DAC被配置为接收输入值A1-A4，例如数字二进制数据，并且将输入值A1-A4转换为电压信号V1-V4。
输入转换器电路INCVRT还包括解码器电路DEC，该解码器电路DEC被配置为针对每个输入值Aj选择一个位线BLj，并且在相应时隙t1-t4之上在所选择的位线BL1-BL4上连续地施加电压信号V1-V4。
时隙t1-t4可以顺序地间隔开并且可以不重叠，或者，如果沿着字线的电阻降(如将在后面解释的)足够低，则时隙可以重叠或者是同时的。
数模转换器DAC和解码器电路DEC是构成输入转换器电路INCVRT(其可以另外包括用于驱动输入值的经典装置)的示例性装置，并且不限制输入转换器电路INCVRT的操作的实现方式。
解码器电路DEC被配置为针对每个输出值Bi选择一个字线WLi。如之前关于图2所述，在其他字线WLi被偏置到抑制电位VWL时通过施加地电位GND来选择字线WL1。解码器电路DEC的这种机制可以被认为被包括在输出转换器电路OUTCVRT中，或者被包括在不同字线解码器电路中。
因此，所选择的单元PCMij一方面被电压信号V1-V4偏置，另一方面被0V字线电压WL1偏置。
参考图2，由该偏置条件产生的跨所选择的单元PCMij的读取电压VSE生成流向选择双极晶体管BJTij的发射极端子E的单元电流IE。
抑制电位VWL被施加到未被选择用于卷积计算的字线WLi，并且根据电压信号V1-V4的转换范围被设置以跨未被选择的字线施加读取电压VSE，这不会导致破坏性电流流过非所选择的单元。例如，抑制电位可以设置在由转换器DAC生成的最大电平附近。
此外，耦合到未被所选择的单元的其他位线可以被偏置到大约0V，或者保持浮置，以便在所选择的字线WL1和未被选择的字线WLi中不生成破坏性电流。
在所选择的单元中，在发射极端子E处流动的单元电流IE＝Gij*VSE以相对于双极晶体管BJTij的β增益的比例被分成通过基极端子B的基极电流IB以及通过集电极端子C的集电极电流IC，即1/(1+β)IE＝IB和β/(1+β)IE＝IC。
因此，为了将超过一半的发射极电流IE汲取到基极端子B，β增益必须小于1，例如如果β设置为0.5，则三分之二(2/3)的单元电流IE通过基极B被汲取。
因此，选择双极晶体管BJTij有利地被配置为设置有小于1的β增益，以便减少通过接地集电极端子C的电流损失。
由基极区域汲取的所得到的电流被称为读取电流IB并且流经相应字线WL1。
输出转换器电路OUTCVRT针对每个所选择的字线包括一个积分器电路INTG并且该积分器电路被耦合到相应字线WL1。积分器电路INTG被配置为在连续时隙t1-t4之上对读取电流IB进行积分。
积分器电路INTG各自包括放大器电路，诸如运算放大器，放大器电路具有接地的正输入和耦合到字线WLi的负输入。
电容反馈回路FL从输出耦合到负输入，以便在电容元件CAP上累积来自流经字线WLi的电流的电荷。
电容反馈回路有利地包括开关电路SWN、SWP，开关电路SWN、SWP被配置为响应于符号控制信号SGN而反转反馈回路中的电容元件CAP的极性PPol、NPol。
因此，根据符号控制信号SGN，在每个时隙t1-t4期间流经字线WL1的读取电流IB可以在电容元件CAP上被添加到电荷累积PPol或从电荷累积NPol中被减去。
每个模数转换器ADC被配置为将从读取电流IB累积的电荷转换为输出值Bi，例如数字输出值。
换言之，卷积计算首先包括将输入值A1-A4转换为电压信号V1-V4，并且在相应时隙t1-t4之上在所选择的位线BL1-BL4上依次施加电压信号。其次，由于施加到选择双极晶体管BJTij的基极区域的字线偏置电压WL1＝0V，存储器点被选择。电压信号V1-V4偏置相应相变电阻存储器单元PCMij，其生成单元电流IE，该电流由单元的电导值Gij与相应电压信号V1-V4的乘积定义。第三，由单元电流ICELL(图2)产生的读取电流IB通过选择双极晶体管的基极区域流到相同的被选择的字线WL1，并且在连续时隙t1-t4之上被积分。来自读取电流IB的积分电荷然后被转换为输出值Bi。
在该示例中，对于与输出值B1、B2、B3、B4相对应的所有所选择的字线，同时执行该机制。
因此，在输出向量OUTVECT(图1)中的每个输出值B1、B2、B3、B4以与以上针对B1描述的相同的方式获取，分别具有相同位线BL1-BL4上的其他存储器点MPTij并且具有相同输入转换电压信号V1-V4，但分别在其他所选择的字线和积分器电路INTG上。因此，在该实际实时存储器中卷积计算技术中，相对于输入向量INVECT一次计算整个输出向量OUTVECT。
因此，每个输出值Bi源自输入值Aj与由单元的电导值Gij提供的权重因子Wij(图1)的乘法与累加运算。
事实上，施加到提供Bi的模数转换器ADC的电压VB1可以表示如下：VBi＝(T/C)*(Gi1*V1+Gi2*V2+Gi3*V3+Gi4*V4)，其中T是每个时隙t1-t4的持续时间，并且C是电容元件CAP的电容值。因此，该电方程在物理上提供了图1所示的Bi的卷积乘法与累加运算MACi的数学表达式的结果。
相变电阻存储器单元PCMij被配置为呈现与相应权重因子Wij相对应的电阻状态Gij，例如根据上面关于图3描述的写入技术。上述写入技术可以设置或重置存储器单元的状态，因此对应于二进制权重因子(“开”或“关”)。然而，与本文中关于图4描述的完全相同的技术适用于多级写入操作，该多级写入操作处理存储器单元的多个(即，严格多于两个)电导值Gij以及因此处理多个权重因子值。
此外，由于转换后的输入电压信号V1-V4在相应时隙t1-t4之上被连续施加在所选择的位线BL1-BL4上，因此相同字线WL1中的单元的读取电流IB不同时流过字线WL1。因此，读取电流IB的强度受到限制，并且由在选择双极晶体管BJTij与输出转换器OUTCVRT之间的电阻元件引起的电压降受到限制、并且不会减少信号的模拟值。
沿每个字线WLi引起与电阻元件RB1、RB2、RB12、RCWL、RMWL的电阻贡献成比例的电压降，如将参考图5详述的。图4中描绘的电阻元件对应于图5中描绘的有利的紧凑实施例。然而，沿字线的电阻贡献主要由字线金属带RMWL引起(即，跨阵列ARR提供的金属线，以便在阵列布局中实现字线方向)。
图5示出了选择双极晶体管BJTij的有利紧凑实施例的阵列ARR的半导体级的截面图。
选择双极晶体管BJTij被分组为多发射极双极元件MEBJT，在该示例中，每组包括四个双极晶体管。
多发射极双极元件MEBJT各自包括相应数目(四个)的高掺杂P型(P+)发射极区域E1-E4、共享N型掺杂基极区域NW和共享P型掺杂集电极区域PW。共享基极区域NW包括耦合到相同字线WL1的两个对称的高掺杂N型(N+)基极端子(左基极BL和右基极BR)，并且共享集电极区域PW接地。例如，共享集电极区域PW由半导体衬底实现。
在备选方案中，可以使用具有适当互补激活信号(即，字线信号和位线信号)的NPN双极晶体管。
在所示示例中，多发射极双极元件MEBJT包括四个对准的发射极区域E1-E4，两个基极区域BL、BR位于线的相对端。
不同的发射极区域E1-E4位于半导体衬底的正面上，即面对相变存储器单元PCMij所在的互连金属层。
因此，例如通过接触柱，每个发射极区域E1-E4耦合到相应的相变电阻存储器单元PCMi1-PCMi4。
发射极区域E1-E4通过形成在半导体衬底的正面上的伪栅极结构DUMG和深度大于P+注入的发射极区域的浅沟槽隔离元件SSTI彼此电隔离。伪栅极结构DUMG具有与MOS晶体管栅极相同的结构，但由于在下方存在对准的浅沟槽隔离元件SSTI而未在功能上被激活。
如前面参考图2所提到的，选择双极晶体管BJTij有利地被配置为设置有低于1的β增益，例如0.5，以便减少到集电极区域PW的电流损耗。可以通过改变例如基极区域NW和发射极区域P+的掺杂浓度以及基极区域NW的厚度来配置β增益。
在这样的多发射极双极元件MEBJT中，图4所示的电阻元件RB1、RB2、RB12、RCWL、RMWL分别对应于：
基极区域NW在外部发射极区域E1、E4与最近的基极端子BL、BR之间的每个距离上的电阻率；
基极区域NW在每个内部发射极区域E2、E3与最近的外部发射极区域E1、E4之间的距离上的电阻率；
基极区域NW在两个内部发射极区域E2、E3之间的距离上的电阻率；
字线WLi与基极区域NW之间的接触电阻，其可以包括N+基极端子、硅化接触区域和金属接触柱的电阻；以及
在两个基极BL、BR之间的距离内的字线WLi金属带的电阻。
多个这样的多发射极双极元件MEBJT可以在阵列ARR中按行和列布置。
图6示出了允许补偿双极晶体管的阈值电压的工艺变化和温度变化的输入转换器电路INCVRT的实施例。
输入转换器电路INCVRT包括存储器点MPT_EMUL的模拟电路，包括模拟选择双极晶体管BJT和模拟电流发生器ICELL_EMUL。
术语“模拟”是指再现阵列中提供的实际组件和信号。相应地，模拟选择双极晶体管BJT_EMUL例如是通过与阵列ARR中的选择双极晶体管BJTij相同的制造方法和相同的参数获取的。
电流发生器被配置为生成模拟阵列中的实际读取电流ICELL的电流ICELL_EMUL，以偏置模拟的选择晶体管BJT_EMUL。模拟的选择晶体管BJT_EMUL为二极管连接的，即其基极连接到其集电极，从而在原位条件下生成发射极栅极阈值电压VBJT。
发射极栅极阈值电压VBJT被提供给比较器的正输入，该比较器在其负输入上接收来自输入值Aj之一的净转换电压Vnetj。
措辞净转换电压Vnetj表示被准确地转换为模拟电压信号Vnetj的输入信号Aj。例如，净转换电压Vnetj可以由可控电流发生器Ij生成，该电流发生器由输入值Aj控制，以在放大器的输出与负输入之间偏置反馈电阻器。
因此，输入转换器电路INCVRT被配置为生成每个电压Vj(图4中的j＝1-4)，除了每个输入值Aj的净转换电压Vnetj，还包括补偿选择双极晶体管BJTij的阈值电压变化的偏移电压VBJT。
因此，通过将Vj＝Vnetj+VBJT并入参考图2的表达式VBL＝VSE+VEB，则VSE＝Vnetj，并且单元电流ICELL由输入值Aj的未失真模拟转换准确地产生。
因此，阵列的双极晶体管BJTij的阈值电压的工艺和温度变化在实际条件下得到补偿，同时将输入值Aj转换为电压信号V1-V4。
图7示出了允许补偿影响卷积计算的参数的过程变化和温度变化的输入转换器电路INCVRT的实施例。特别地，该实施例允许补偿阵列的电阻相变存储器单元PCMij的电导Gij的变化以及阵列的选择双极晶体管BJTij的β增益的变化。
集成电路CI另外包括时隙校准电路T_CLBR，该时隙校准电路T_CLBR被配置为相对于外部使用条件(诸如温度)以及相对于随机过程变化来调节时隙持续时间T。
校准过程可以在每次执行卷积计算之前或每次打开集成电路时执行。下面描述的校准过程不会超过数个微秒。
时隙校准电路T_CLBR包括被配置为在可调时隙T期间生成参考电压信号V0的时隙发生器T_GEN、模拟存储器点MPT0和输出转换器模拟电路OUTCVRT_EMUL。
模拟的存储器点MPT0包括参考相变存储器单元PCM0和参考双极晶体管BJT0，这两者都模拟存在于阵列ARR中的那些。
参考相变存储器单元PCM0被配置为在写入设置状态下呈现参考电导值G0。例如，在生产过程中的测试阶段(通常称为“EWS”，代表“电子晶片分选”)针对每个集成电路IC定义参考电导G0。
输出转换器模拟电路OUTCVRT_EMUL包括与图4所描绘的积分器电路INTG的类似配置，以模拟阵列ARR中的元件，即放大器电路，该放大器电路具有接地正输入、耦合到参考双极晶体管BJT0的基极端子的负输入和从输出耦合到负输入的电容反馈回路，电容反馈回路，用于从基极端子流出的电流在电容元件CAP_EMUL中积累电荷。
比较器电路CMP被配置为将积分放大器电路的输出电压信号VOUT与参考输出电压信号VREF进行比较。比较结果由校准逻辑电路LGC转换为调节控制信号Adj，调节控制信号Adj适合于控制由时隙发生器T_GEN生成的时隙的持续时间T。
校准过程包括相对于参考相变电阻存储器单元PCM0和参考电压信号V0调节时隙持续时间T，以补偿相变电阻存储器单元PCMij的电导Gij的变化以及选择双极晶体管BJTij的β增益的可能的温度变化和工艺变化。
出于该目的，校准过程包括模拟通过对读取电流进行积分而产生的输出电压VOUT，并且包括比较(CMP)模拟输出值VOUT与参考输出值VREF以便调节(Adj)时隙持续时间T，读取电流由在可调时隙T期间偏置参考相变电阻存储器单元PCM0的参考电压信号V0产生。
有利地，时隙发生器T_GEN被配置为生成参考电压信号V0，该参考电压信号V0是净参考电压信号Vnet0与双极晶体管阈值偏移VBJT之和，即V0＝Vnet0+VBJT，如之前关于图6描述的。
因此，根据一般双极晶体管定律IB＝IE/(1+β)，并且其中ΔQ0是累积在反馈电容元件CAP_EMUL上的参考电荷，通过施加参考电压信号Vnet0来实现，
ΔQ0可以表示为ΔQ0＝T0*IB0＝T0*IE0/(1+β0)，其中G0是处于设置状态的参考单元，T0是在参考室温下定义以实现ΔQ0的脉冲持续时间，并且VREF对应于由参考电荷累积ΔQ0提供的电压VOUT。
IE0＝Vnet0*G0，则：ΔQ0＝T0*Vnet0*G0/(1+β0)。
因此，T0＝(ΔQ0/Vnet0)*(1+β0)/G0 [等式1]
然后，当β0和G0相对于过程和温度而变化时，时隙校准电路T_CLBR调节脉冲持续时间T以补偿这些变化，使得相同数量的参考电荷ΔQ0被累积，即实现在时隙校准电路T_CLBR的环路中VOUT＝VREF。
因此，对于βC和GC(变化后的β增益和电导)，校准后的时隙持续时间TC由等式1表示如下：
TC＝(ΔQ0/Vnet0)*(1+βC)/GC [等式2]
因此，从输入值Aj转换而来的电压信号Vnetj提供了室温处的累积电荷量ΔQj0，表示为
ΔQj0＝T0*Vnetj*G0/(1+β0)，并且，通过等式1：
ΔQj0＝Vnetj*(ΔQ0/Vnet0) [等式3]
来自电压信号Vnetj的真实条件累积电荷量ΔQjC(具有原位调节时隙TC)表示为：ΔQjC＝TC*Vnetj*GC/(1+βC)，其中TC来自等式2，ΔQjC＝Vnetj*(ΔQ0/Vnet0)，因此，根据等式3，ΔQjC＝ΔQj0。
这种开发表示，在校准并且获取校准后的时隙TC之后，对于任何值Vnetj而累积的电荷对于温度和过程随机变化是不变的。
已经结合图1至图7描述的实施例有利地允许使用非常紧凑的双极晶体管作为相变电阻单元的选择器来执行存储器中卷积计算。可以计算正和负权重因子，并且实施例可以用于二进制权重因子和多级权重因子。
实施例的分布式时隙不提供沿阵列的字线或位线的累积压降效应，并且允许节省能量消耗。在实施例中克服了双极晶体管的经典约束(诸如阈值电压和β增益可变性)以及单元的电导可变性。

Claims (20)

1.一种用于利用权重因子对输入值进行卷积计算CNVL的方法，所述方法包括：
将所述输入值转换为电压信号，并且在相应时隙之上在非易失性存储器点阵列中的所选择的位线上连续施加所述电压信号，每个存储器点包括相变电阻存储器单元和双极选择晶体管，所述相变电阻存储器单元耦合到位线，并且具有与权重因子相对应的电阻状态，所述双极选择晶体管与所述相变电阻存储器单元串联耦合、并且具有与字线耦合的基极端子，其中相应的所述电压信号偏置相应的所述相变存储器单元；
在连续时隙之上对由偏置相应的所述相变电阻存储器单元的所述电压信号产生、并且流过所选择的字线的读取电流进行积分；以及
将积分后的所述读取电流转换为输出值。
2.根据权利要求1所述的方法，还包括：通过针对每个输入值选择一个所选择的位线、并且针对每个输出值选择一个所选择的字线来执行解码操作。
3.根据权利要求1所述的方法，其中所述选择双极晶体管被设置有小于1的β增益。
4.根据权利要求1所述的方法，其中所述选择双极晶体管被分组为多发射极双极元件组，并且其中每个双极元件包括多个发射极区域、具有耦合到相同字线的两个对称基极端子的共享基极区域、以及共享接地集电极区域，每个相变电阻存储器单元与相应的发射极区域耦合。
5.根据权利要求1所述的方法，还包括：将所述相变电阻存储器单元编程为与相应的所述权重因子相对应的电阻状态。
6.根据权利要求5所述的方法，其中对所述相变电阻存储器单元进行编程包括：针对每个电阻状态，使写入电流仅在一个方向上流动。
7.根据权利要求1所述的方法，其中在所述连续时隙之上对所述读取电流进行积分包括：使用与反馈回路耦合的放大器，所述反馈回路包括电容元件、以及能够响应于符号控制信号而反转所述反馈回路中的所述电容元件的极性的开关电路。
8.根据权利要求1所述的方法，其中将所述输入值转换为所述电压信号包括：除了每个输入值的净转换电压，还生成补偿所述选择双极晶体管的阈值电压的偏移电压。
9.根据权利要求8所述的方法，其中将所述输入值转换为所述电压信号包括：通过模拟读取电流在偏置条件中模拟选择双极晶体管，以便在原位条件下生成所述偏移电压。
10.根据权利要求1所述的方法，其中时隙校准操作包括：调节与参考相变电阻存储器单元以及与参考输出值相关的时隙持续时间，以补偿所述相变电阻存储器单元的电导以及所述选择双极晶体管的β增益的可能的温度变化和工艺变化。
11.根据权利要求10所述的方法，其中调节所述时隙持续时间包括：模拟对所述读取电流进行积分产生的输出值，所述读取电流由在可调时隙期间对所述参考相变电阻存储器单元进行偏置的参考电压信号产生，以及包括比较所模拟的输出值与所述参考输出值以便调节所述时隙持续时间。
12.一种用于利用权重因子对输入值进行卷积计算CNVL的集成电路，所述集成电路包括：
非易失性存储器点阵列，每个非易失性存储器包括相变电阻存储器单元和选择双极晶体管，所述相变电阻存储器单元与位线耦合，并且被配置为提供与权重因子相对应的电阻状态，并且述选择双极晶体管与所述单元串联耦合、并且具有与字线耦合的基极端子；
输入转换器电路，被配置为提供所述输入值，并且将所述输入值转换为电压信号，并且被配置为在相应时隙之上在所选择的位线上连续施加所述电压信号；以及
输出转换器电路，被配置为：
在所述连续时隙之上对由偏置相应的所述相变电阻存储器单元的所述电压信号产生、并且流过所选择的字线的读取电流进行积分，以及
将积分后的所述读取电流转换为输出值。
13.根据权利要求12所述的集成电路，还包括解码器电路，所述解码器电路被配置为：
针对每个输入值选择一个所选择的位线，以及
针对每个输出值选择一个所选择的字线。
14.根据权利要求12所述的集成电路，其中每个选择双极晶体管具有小于1的β增益。
15.根据权利要求12所述的集成电路，
其中所述选择双极晶体管被分组为多发射极双极元件，
其中每个多发射极双极元件包括多个发射极区域、具有耦合到相同字线的两个对称基极端子的共享基极区域、以及共享接地集电极区域，以及
其中每个相变电阻存储器单元与相应的发射极区域耦合。
16.根据权利要求12所述的集成电路，其中针对每个所选择的字线，所述输出转换器电路包括：积分器电路，所述积分器电路包括与反馈回路耦合的放大器，所述反馈回路包括电容元件、以及能够响应于符号控制信号而反转所述反馈回路中的所述电容元件的极性的开关电路。
17.根据权利要求12所述的集成电路，其中所述输入转换器电路被配置为：
生成补偿所述选择双极晶体管的阈值电压的偏移电压，以及
提供每个输入值的净转换电压。
18.根据权利要求19所述的集成电路，其中所述输入转换器电路包括存储器点的模拟电路，所述模拟电路被配置为通过模拟读取电流在偏置条件中模拟选择双极晶体管，以便在原位条件下生成偏移电压。
19.根据权利要求12所述的集成电路，其中时隙校准电路被配置为调节与参考相变电阻存储器单元以及参考输出值相关的时隙持续时间，以便补偿所述电阻相变存储器单元的电导以及所述选择双极晶体管的β增益的可能的温度变化以及工艺变化。
20.根据权利要求19所述的集成电路，其中所述时隙校准电路包括：存储器点的模拟电路以及输出转换器电路的模拟电路，所述存储器点的模拟电路以及输出转换器电路的模拟电路被配置为模拟对所述读取电流进行积分产生的输出值，所述读取电流由在可调时隙期间对所述参考相变电阻存储器单元进行偏置的参考电压信号产生，并且所述时隙校准电路包括比较器，所述比较器被配置为将所模拟的输出值与所述参考输出值进行比较，以便控制调节所述时隙持续时间的校准反馈电路。
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